[發(fā)明專利]一種支持多端口的網(wǎng)絡(luò)數(shù)據(jù)報(bào)文統(tǒng)計(jì)系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201110383669.X
• 申請日: 2011-11-28
• 公開（公告）號: CN102404222A
• 公開（公告）日: 2012-04-04
• 發(fā)明（設(shè)計(jì)）人: 張磊;竇曉光;李旭;李靜;紀(jì)奎;張英文
• 申請（專利權(quán)）人: 曙光信息產(chǎn)業(yè)（北京）有限公司
• 主分類號: H04L12/56
• 分類號: H04L12/56
• 代理公司: 北京安博達(dá)知識產(chǎn)權(quán)代理有限公司 11271
• 代理人: 徐國文

1.一種支持多端口的網(wǎng)絡(luò)數(shù)據(jù)報(bào)文統(tǒng)計(jì)系統(tǒng)，其包括：報(bào)文觸發(fā)電路和統(tǒng)計(jì)輸出電路，其特征在于，所述統(tǒng)計(jì)系統(tǒng)包括統(tǒng)計(jì)設(shè)備，所述報(bào)文觸發(fā)電路、所述統(tǒng)計(jì)設(shè)備和所述統(tǒng)計(jì)輸出電路依次連接。

2.根據(jù)權(quán)利要求1所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述報(bào)文觸發(fā)電路，包括：和網(wǎng)絡(luò)接入端口匹配的1bit控制觸發(fā)器CtrlTrig和與其連接的N?bit數(shù)據(jù)觸發(fā)器DataTrig；其中，N為小于等于16的自然數(shù)。

3.根據(jù)權(quán)利要求1所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述統(tǒng)計(jì)設(shè)備，包括：CPU地址譯碼電路、地址鎖存轉(zhuǎn)換電路、CPU讀脈沖寄存電路、觸發(fā)累計(jì)電路、計(jì)數(shù)器輪轉(zhuǎn)電路和存儲緩沖區(qū)；所述CPU地址譯碼電路、所述地址鎖存轉(zhuǎn)換電路和所述觸發(fā)累計(jì)電路依次連接；所述CPU讀脈沖寄存電路、所述觸發(fā)累計(jì)電路、所述計(jì)數(shù)器輪轉(zhuǎn)電路和所述存儲緩沖區(qū)依次連接；所述觸發(fā)累計(jì)電路與所述報(bào)文觸發(fā)電路連接，所述CPU讀脈沖寄存電路向所述統(tǒng)計(jì)輸出電路發(fā)送CPU讀有效數(shù)據(jù)。

4.根據(jù)權(quán)利要求2所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述N?bit數(shù)據(jù)觸發(fā)器DataTrig的N值設(shè)置為1時(shí)，對統(tǒng)計(jì)報(bào)文類型進(jìn)行計(jì)數(shù)；否則對統(tǒng)計(jì)報(bào)文字節(jié)進(jìn)行計(jì)數(shù)。

5.根據(jù)權(quán)利要求3所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述CPU地址譯碼電路為所述統(tǒng)計(jì)設(shè)備產(chǎn)生讀觸發(fā)信號。

6.根據(jù)權(quán)利要求3所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述存儲緩沖區(qū)為雙口RAM，所述雙口RAM采用LUT?RAM結(jié)構(gòu)。

7.根據(jù)權(quán)利要求3所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述計(jì)數(shù)器輪轉(zhuǎn)電路存儲所述存儲緩沖區(qū)的地址總線RdAddress的譯碼結(jié)果，并將存儲結(jié)果和當(dāng)前周期讀出的數(shù)據(jù)相加后，在下一周期寫入所述LUT?RAM；所述計(jì)數(shù)器輪轉(zhuǎn)電路與所述存儲緩沖區(qū)的地址總線RdAddress一一對應(yīng)。

8.根據(jù)權(quán)利要求1-7所述的報(bào)文統(tǒng)計(jì)系統(tǒng)，其特征在于，所述報(bào)文統(tǒng)計(jì)系統(tǒng)使用型號為lx130t的fpga芯片。