[發(fā)明專利]3D集成電路中TSV的中點(diǎn)定位方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201110376662.5
• 申請(qǐng)日: 2011-11-23
• 公開（公告）號(hào): CN102542096A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計(jì)）人: 侯立剛;汪金輝;白澍;彭曉宏;耿淑琴
• 申請(qǐng)（專利權(quán)）人: 北京工業(yè)大學(xué)
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50;H01L27/02
• 代理公司: 北京思海天達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11203
• 代理人: 魏聿珠

發(fā)明領(lǐng)域

本發(fā)明涉及3D集成電路的設(shè)計(jì)及制造領(lǐng)域，更具體的，本發(fā)明涉及用于三維集成電路設(shè)計(jì)中的自動(dòng)布局方法。

背景技術(shù)

在集成電路設(shè)計(jì)和制造水平飛速發(fā)展的今天，單個(gè)芯片已經(jīng)可以集成數(shù)億個(gè)晶體管的水平。更具體地，正如摩爾定律內(nèi)容的描述，現(xiàn)今的工藝水平已經(jīng)達(dá)到納米級(jí)。由于單個(gè)晶體管上的集成密度逐漸增大，導(dǎo)致普通的2D集成電路線路過長問題的產(chǎn)生，這使電路的運(yùn)算能力下降。

3D集成電路由多個(gè)2D集成電路組成。3D芯片由多個(gè)2D芯片在垂直方向上堆疊形成，而TSV是連接多個(gè)2D芯片之間的硅孔。

2D集成電路中的單元通過金屬互聯(lián)線進(jìn)行互聯(lián)，互聯(lián)后稱其為線網(wǎng)。而處于上層芯片的部分單元需要和下層芯片的部分單元互聯(lián)的情況，稱之為跨層單元互聯(lián)，即跨層線網(wǎng)。跨層線網(wǎng)的連接需要TSV穿過芯片將兩層的單元互聯(lián)。

3D集成電路技術(shù)是近年來發(fā)展的新興技術(shù)，一個(gè)功能芯片由若干層的芯片堆疊而成。3D集成電路可以有效的減少線路長度，提高運(yùn)算速度，降低功耗。同時(shí)多層芯片之間可以通過TSV使其單元進(jìn)行層間的互聯(lián)。只要TSV的位置放置的合理，這種基于TSV的3D集成電路技術(shù)可以有效的減少線網(wǎng)長度，增強(qiáng)芯片的運(yùn)算速度。

遺憾的是，現(xiàn)如今沒有一種關(guān)于TSV定位的3D集成電路自動(dòng)設(shè)計(jì)的方法，因此，需要能夠提出一種3D集成電路的自動(dòng)設(shè)計(jì)方法。本發(fā)明提供一種方法，其用于對(duì)3D集成電路中TSV(跨芯片層硅孔)的位置確定。

發(fā)明內(nèi)容

為了減小跨層線網(wǎng)的線網(wǎng)長度，合理的定位TSV的方法，本發(fā)明提出了一種3D集成電路中TSV的中點(diǎn)定位方法。

本發(fā)明中，稱上下相鄰的兩層3D集成電路芯片為頂層芯片和底層芯片。

本發(fā)明的種3D集成電路中TSV的中點(diǎn)定位方法，在其定位時(shí)，分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形，視所圍成的矩形為跨層線網(wǎng)分別處于兩芯片上的部分。

本發(fā)明采用如下步驟：

a、分別確定出水平方向上兩層芯片需要互聯(lián)的單元所組成的范圍矩形；確定范圍矩形的方法為：分別以版圖的上下兩層芯片邊緣建立水平直角坐標(biāo)系，將所有單元以坐標(biāo)定位，計(jì)算出每一個(gè)線網(wǎng)中所有單元在橫坐標(biāo)方向和橫縱坐標(biāo)方向上的最大和最小值，以這四個(gè)邊緣值確定線網(wǎng)的范圍矩形。

b、得到范圍區(qū)域的坐標(biāo)后，將兩范圍矩形區(qū)域投影到水平面上，利用范圍矩形的四個(gè)頂角的坐標(biāo)，計(jì)算出兩個(gè)范圍矩形的幾何中心。將兩個(gè)范圍區(qū)域的幾何中心連接，得到兩中心的連線；計(jì)算出所述中心的連線的中點(diǎn)的坐標(biāo)，以該坐標(biāo)定為TSV的坐標(biāo)。

本發(fā)明可以獲得如下有益效果：

對(duì)于任何3D集成電路的上下相鄰的兩層芯片，本發(fā)明中描述的跨層單元互聯(lián)所組成的跨層線網(wǎng)，在跨層線網(wǎng)范圍幾何中心連線上確定TSV位置，可使跨層線網(wǎng)的線網(wǎng)長度得到優(yōu)化，從而提高電路的運(yùn)行速度，降低功耗。

附圖說明

圖1為以中點(diǎn)位置將TSV插入到多層線網(wǎng)中的示意圖；

圖2為3D集成電路芯片的剖面示意圖；

圖3為跨層線網(wǎng)水平面投影示意圖。

圖中：1、頂層線網(wǎng)區(qū)域，2、底層線網(wǎng)區(qū)域，3、TSV，4、頂層線網(wǎng)左下角坐標(biāo)，5、頂層線網(wǎng)右上角坐標(biāo)，6、底層線網(wǎng)左下角坐標(biāo)，7、底層線網(wǎng)右上角坐標(biāo)，8、頂層線網(wǎng)中心，9、底層線網(wǎng)中心，10、兩中心連線，11、頂層芯片，12、底層芯片，13、襯底，14、頂層芯片標(biāo)準(zhǔn)單元，15、底層芯片標(biāo)準(zhǔn)單元，16金屬互聯(lián)線。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施方式對(duì)于本發(fā)明作進(jìn)一步的說明：

如圖2所示為3D芯片剖面結(jié)構(gòu)圖，3D集成電路是由頂層芯片11和底層芯片12堆疊而成的三維立體電路結(jié)構(gòu)，電路中的頂層芯片標(biāo)準(zhǔn)單元14和底層芯片標(biāo)準(zhǔn)單元15是處于不同層芯片的標(biāo)準(zhǔn)單元，是電路的基本結(jié)構(gòu)。

本發(fā)明中的方法采用如下步驟：

首先，在頂層和底層芯片上建立直角坐標(biāo)系，以芯片的兩個(gè)邊緣作為坐標(biāo)軸，如圖3，以左下角的邊緣交點(diǎn)作為坐標(biāo)原點(diǎn)，以左邊緣作為縱軸，以下邊緣作為橫軸。根據(jù)確定的兩個(gè)坐標(biāo)軸，將頂層和底層的單元以這兩個(gè)坐標(biāo)系確定坐標(biāo)，作為標(biāo)準(zhǔn)單元之間位置的確定。