[發明專利]一種動態隨機存儲器的高速讀操作方法

有效

• 申請號: 201110372157.3
• 申請日: 2011-11-21
• 公開（公告）號: CN103123807B
• 公開（公告）日: 2016-11-23
• 發明（設計）人: 林殷茵;李慧
• 申請（專利權）人: 復旦大學
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 上海元一成知識產權代理事務所(普通合伙) 31268
• 代理人: 吳桂琴

技術領域

本發明涉及存儲器技術領域，尤其涉及一種動態隨機存儲器的高速讀操作方法

背景技術

傳統DRAM讀操作及其相關電路如圖1所示，單元讀出位線對RBL/BRBL被預充和均壓至Vdd/2、主放大器(Main?SA，MSA)輸入端的讀出數據線對RDB/BRDB被預充和均壓至Vdd，同時為了降低讀出操作時靈敏放大器(SA)的負載，采用讀串聯驅動電路(Read?driving?gate?RDG)在讀列選通管RSEL開啟后，驅動讀出數據線對RDB/BRDB至主放大器的初始分辨電壓。讀列選通管的開啟必須滯后于靈敏放大器(SA)開啟，否則主放大器的輸入端即讀出數據線對RDB/BRDB會同時被讀串聯驅動管RDG下拉，造成誤放大，如圖1(b)所示。這是由于在預充狀態下單元讀出位線對RBL/BRBL保持電平為Vdd/2使得讀驅動管M1～M2開啟，造成讀出數據線對RDB/BRDB對地放電。因此在靈敏放大器，讀串聯驅動管，主放大器三者之間存在先后開啟次序，讀出列選通管的開啟也需要像寫電路列選通管的控制一樣在時序上進行調整，這樣導致讀出時間較長且帶來了額外的時序控制開銷。

文獻[An?Embedded?DRAM?With?a?143-MHz?SRAM?Interface?Using?a?Sense-Synchronized?Read/Write[J].IEEE?Journal?of?Solid-State?Circuit，2003，VOL.38，NO.11]提出一種讀出放大同步方案，其將讀操作的主要時間開銷由靈敏放大器開啟時間決定，進而加快了讀出速度，但這種方案需要增加多個可控地開關來保證每一列靈敏放大器地端在其未工作時保持電平與位線預充電平一致，使得讀驅動電路不開啟，主放大器正常工作。這樣增加的可控地開關給版圖布局及時序控制上帶來了負面影響。

發明內容

本發明的主要目的是要解決傳統的1T1C的動態隨機存儲器(DRAM)單元因制作電容采用非邏輯工藝的缺點使得DRAM在嵌入式設備中的應用產生了困難等技術問題，提供一種動態隨機存儲器的高速讀操作方法。

具體而言，本發明提供的一種動態隨機存儲器的高速讀操作方法，其特征在于，采用邏輯工藝的DRAM存儲單元，所述邏輯工藝的DRAM存儲單元為2T增益單元結構，其包括寫入管Qw，讀出管Qr(如圖2所示)。

本發明中，寫入管的有源區電容和讀出管的柵電容，構成了單元的存儲電容。

本發明中，單元的操作方式為，當單元寫時，寫字線WWL降低至約0.6V，這樣保證PMOS寫入管Qw無論寫“0”(0V)還是寫“1”(約1.1V)都能正常開啟；當讀單元時，讀字線RWL被驅動至1.2V，這樣讀出管Qr根據單元存儲電荷值的不同決定對讀出位線RBL是否充電；當單元保持時，寫位線WBL/讀位線RBL/讀字線RWL同時接地，而寫字線WWL拉高至Vdd，這樣使得寫/讀管分別被徹底關閉以減少保持時單元的漏電。

所述的單元操作電壓表如表1所示。

表1單元操作電壓表