[發明專利]FinFET器件制造方法

有效

• 申請號: 201110372141.2
• 申請日: 2011-11-21
• 公開（公告）號: CN103123899A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 趙猛;三重野文健
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造領域，尤其涉及一種FinFET器件制造方法。

背景技術

MOSFET(金屬氧化半導體場效應晶體管)是大部分半導體器件的主要構件，當溝道長度小于100nm時，傳統的MOSFET中，由于圍繞有源區的半導體襯底的半導體材料使源極和漏極區間互動，漏極與源極的距離也隨之縮短，產生短溝道效應，這樣一來柵極對溝道的控制能力變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，如此便使亞閥值漏電(Subthrehhold?leakage)現象更容易發生。

鰭式場效晶體管(Fin?Field?effect?transistor，FinFET)是一種新的金屬氧化半導體場效應晶體管，其結構通常在絕緣體上硅(SOI)基片上形成，包括狹窄而孤立的硅條(即垂直型的溝道結構，也稱鰭片)，鰭片兩側帶有柵極結構。FinFET結構使得器件更小，性能更高。

如圖1所示，現有技術中一種FinFET包括：襯底10、源極11、漏極12、鰭狀應變硅溝道區13、以及圍繞在鰭狀應變硅溝道區13兩側及上方的導電柵極結構14。其中，源極11、漏極12與鰭狀應變硅溝道區13，是通過圖案化覆蓋于襯底電介質層上的外延硅層以及離子注入工藝獲得，所述鰭狀應變硅溝道區13厚度極薄，且其凸出的三個面均為受控面，受到柵極的控制。這樣，柵極就可以較為容易的在溝道區構造出全耗盡結構，徹底切斷溝道的導電通路。

如圖2所示，現有技術中大多采用在溝道表面上形成額外的應力層的方法，來提高器件的驅動電流。但是該類方法制得的溝道區域變大，已經不能滿足22nm及其以下技術節點對FinFET器件更小尺寸的要求。

發明內容

本發明的目的在于提供一種FinFET器件制造方法，通過在原溝道區域范圍內形成應變硅，保持鰭狀溝道的寬長比的同時，增大鰭狀溝道的應力，顯著提高FinFET器件的驅動電流。

為解決上述問題，本發明提出一種FinFET器件制造方法，包括：

提供半導體襯底，在所述半導體襯底上形成外延硅層；

圖案化所述外延硅層，形成FinFET基體，所述FinFET基體包括源區和漏區以及位于所述源區和漏區之間的溝道區；

形成圍繞在所述溝道區兩側和上方的多晶硅虛擬柵極結構；

在所述半導體襯底與FinFET基體上方沉積介質層，并化學機械平坦化至多晶硅虛擬柵極結構頂部；

以所述介質層為掩膜，移除所述多晶硅虛擬柵極結構及其下方的預定義厚度的外延硅層，形成溝道開口；

沿所述溝道開口的兩側壁橫向外延生長SiGe層，對所述SiGe層進行Si和/或Ge離子的等離子體非晶化表面注入；

重結晶退火，形成應變硅溝道；

形成圍繞在所述應變硅溝道兩側和上方的柵極結構。

進一步的，所述溝道區為沙漏狀或條狀。

進一步額，所述介質層包括氧化層和氮化層。

進一步的，在所述溝道開口中選擇性側向外延生長的SiGe層中，鍺離子的濃度為5％～35％。

進一步的，移除所述多晶硅虛擬柵極結構及其下方的預定義厚度的外延硅層時，所述預定義厚度為10nm～200nm。

進一步的，對所述SiGe層進行Si和/或Ge離子的等離子體非晶化表面注入時，Si和/或Ge離子的等離子體非晶化表面注入的能量為5KeV～10KeV，劑量1e14～1e16/cm2，角度為0～45度。

進一步的，對所述SiGe層進行Si和/或Ge離子的等離子體非晶化表面注入之前或之后還包括向所述SiGe層中注入氟離子。

進一步的，所述應變硅溝道還包括應變SiC層，通過向所述溝道開口下方的外延硅層中摻雜C離子形成或者在重結晶退火的SiGe層上方形成，其厚度與所述重結晶退火的SiGe層的厚度之和為所述預定義厚度。

進一步的，所述應變SiC層中碳離子的濃度2％～13％。

進一步的，在形成圍繞在所述應變硅溝道兩側和上方的柵極結構之后，還包括：

以所述柵極結構為掩膜，對所述源區和漏區進行輕摻雜源/漏區離子注入以及源/漏極離子注入，形成源極和漏極。