[發(fā)明專利]一種可編程邏輯陣列IP核及其系統(tǒng)集成方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201110371721.X
• 申請(qǐng)日: 2011-11-21
• 公開(kāi)（公告）號(hào): CN103123658A
• 公開(kāi)（公告）日: 2013-05-29
• 發(fā)明（設(shè)計(jì)）人: 魏金寶;楊海鋼
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院電子學(xué)研究所
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 宋焰琴

技術(shù)領(lǐng)域

本發(fā)明屬于電子電路設(shè)計(jì)領(lǐng)域，具體涉及到一種可編程邏輯陣列IP核專用結(jié)構(gòu)以及相應(yīng)的系統(tǒng)集成方法。

背景技術(shù)

以知識(shí)產(chǎn)權(quán)IP(Intellectual?Property)核復(fù)用和超深亞微米技術(shù)為支撐的片上系統(tǒng)SOC(System?on?a?Chip)已成為超大規(guī)模集成電路的重要發(fā)展方向。然而，SOC設(shè)計(jì)面臨諸多挑戰(zhàn)，其中IP核的復(fù)用最為關(guān)鍵。絕大多數(shù)SOC都是采用以IP核為主進(jìn)行設(shè)計(jì)的，IP核成為集成電路產(chǎn)業(yè)中增長(zhǎng)最快的一部分。

可編程邏輯陣列FPGA(Field?Programmable?Gate?Array)于20世紀(jì)80年代中期首次被推出，由于FPGA具有系統(tǒng)內(nèi)可再編程(或可重配置)的能力，給新一代大規(guī)模集成電路設(shè)計(jì)帶來(lái)極強(qiáng)的靈活性和適應(yīng)性，可為許多復(fù)雜的信號(hào)處理和信息加工的實(shí)現(xiàn)提供新的思路和方法，已經(jīng)在各類電子系統(tǒng)中被廣泛應(yīng)用。

當(dāng)前，隨著集成電路設(shè)計(jì)復(fù)雜度的提高和產(chǎn)品上市時(shí)間壓力的增大，SOC系統(tǒng)中嵌入可編程邏輯陣列IP核即可編程片上系統(tǒng)(PSOC)，也正受到廣泛關(guān)注。通過(guò)FPGA軟件系統(tǒng)對(duì)PSOC系統(tǒng)中可編程邏輯陣列IP核進(jìn)行編程，可以把IP核配置成為用戶需要的數(shù)字電路功能。不僅降低開(kāi)發(fā)SOC的風(fēng)險(xiǎn)，利用其靈活和可重配置的能力，可以方便的實(shí)現(xiàn)將一種芯片配置成多種應(yīng)用產(chǎn)品，尤其適用于標(biāo)準(zhǔn)不斷更新改變的例如通訊和網(wǎng)絡(luò)芯片產(chǎn)品等產(chǎn)品開(kāi)發(fā)中，在降低了產(chǎn)品的升級(jí)成本的同時(shí)，還能夠有效地縮短了產(chǎn)品的開(kāi)發(fā)和上市時(shí)間。

可編程邏輯陣列IP核在完成本身設(shè)計(jì)以及IP化同時(shí)，還需要考慮其集成到PSOC系統(tǒng)中的接口互連，不同互連形式會(huì)影響到芯片的數(shù)據(jù)帶寬、時(shí)延及功耗等指標(biāo)。目前SOC設(shè)計(jì)中廣泛采用總線作為IP核互連方式，常用總線有AMBA(Advanced?Microcontroller?Bus?Architecture)、Wishbone等，例如Altera公司的可編程嵌入式微處理器產(chǎn)品Excalibur?Device，其內(nèi)部的可編程模塊PLD與stripe之間采用AMBA總線橋(bridge)接口。然而，總線架構(gòu)的不斷發(fā)展升級(jí)卻給IP核復(fù)用及SOC設(shè)計(jì)實(shí)現(xiàn)帶來(lái)不利影響。一方面，總線的技術(shù)變更或升級(jí)有可能使以前支持的IP核不再適用，需要做修改；另一方面，可能會(huì)給SOC的系統(tǒng)級(jí)設(shè)計(jì)帶來(lái)影響，可編程模塊對(duì)該總線接口協(xié)議的處理則需要花費(fèi)大量?jī)?nèi)部邏輯資源，同時(shí)總線中引入的流水線處理方式增加數(shù)據(jù)通道延遲，將影響數(shù)據(jù)傳輸效率。

發(fā)明內(nèi)容

為了解決上述問(wèn)題，本發(fā)明提出一種適用于PSOC設(shè)計(jì)的嵌入式可編程邏輯陣列IP核結(jié)構(gòu)以及相應(yīng)的系統(tǒng)集成方法。

本發(fā)明所提出的一種可編程邏輯陣列IP核，其特征在于，所述可編程邏輯陣列IP核包括多個(gè)可編程邏輯陣列塊BLK、互連網(wǎng)絡(luò)、時(shí)鐘管理模塊DCM、輸入輸出端口以及配置接口，其中，

所述可編程邏輯陣列塊BLK用于獨(dú)自或通過(guò)所述互連網(wǎng)絡(luò)實(shí)現(xiàn)邏輯功能；

所述互連網(wǎng)絡(luò)連接于所述多個(gè)可編程邏輯陣列塊BLK之間，以支持所述多個(gè)可編程邏輯陣列塊BLK之間的通信；

所述時(shí)鐘管理模塊DCM用于提供所述可編程邏輯陣列IP核的工作時(shí)鐘，并控制其與外部時(shí)鐘輸入信號(hào)的相位關(guān)系以及輸入輸出端口的接口時(shí)序；

所述配置接口用于下載所述可編程邏輯陣列IP核的配置碼，實(shí)現(xiàn)對(duì)所述可編程邏輯陣列IP核的電路功能編程配置。

通常IP核具有確定的電路功能，并提供電路相應(yīng)的接口時(shí)序和相關(guān)模型供用戶在系統(tǒng)集成中使用。可編程邏輯陣列IP核提供給用戶集成過(guò)程中本身沒(méi)有確定的電路功能，因而不能確定接口時(shí)序以及內(nèi)部時(shí)序參數(shù)。基于上述的可編程邏輯陣列IP核結(jié)構(gòu)，本發(fā)明將以硬件描述語(yǔ)言進(jìn)行描述的用戶電路的端口寄存器映射到可編程邏輯陣列IP核的端口寄存器IO_REG上并完成可編程邏輯陣列IP核的電路功能配置。由此，可提取IP核端口寄存器的時(shí)序參數(shù)和相關(guān)模型，在PSOC系統(tǒng)集成中使用。

附圖說(shuō)明

圖1是可編程邏輯陣列IP核的電路結(jié)構(gòu)。

圖2是LC(Logic?Cluster)電路結(jié)構(gòu)。

圖3是可編程邏輯陣列IP核集成到SOC系統(tǒng)中應(yīng)用方案示意圖。

圖4是可編程邏輯陣列IP核輸入端口時(shí)序圖。

圖5是可編程邏輯陣列IP核輸出端口時(shí)序圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。