[發明專利]一種可編程邏輯陣列IP核及其系統集成方法

無效

• 申請號: 201110371721.X
• 申請日: 2011-11-21
• 公開（公告）號: CN103123658A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 魏金寶;楊海鋼
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 宋焰琴

1.一種可編程邏輯陣列IP核，其特征在于，所述可編程邏輯陣列IP核包括多個可編程邏輯陣列塊BLK、互連網絡、時鐘管理模塊DCM、用戶輸入輸出端口以及配置接口，其中，

所述可編程邏輯陣列塊BLK用于獨自或通過所述互連網絡實現邏輯功能；

所述互連網絡連接于所述多個可編程邏輯陣列塊BLK之間，以支持所述多個可編程邏輯陣列塊BLK之間的通信；

所述時鐘管理模塊DCM用于提供所述可編程邏輯陣列IP核的工作時鐘，并控制其與外部時鐘輸入信號的相位關系以及輸入輸出端口的接口時序；

所述配置接口用于下載所述可編程邏輯陣列IP核的配置碼，實現對所述可編程邏輯陣列IP核的電路功能編程配置。

2.根據權利要求1所述的IP核，其特征在于，所述可編程邏輯陣列塊BLK的數量為m×n，其中，m，n≥2，通過所述可編程邏輯陣列塊BLK的數量按需形成所述可編程邏輯陣列IP核的邏輯規模。

3.根據權利要求1所述的IP核，其特征在于，所述可編程邏輯陣列塊BLK內部之間具有相似的結構特性。

4.根據權利要求1所述的IP核，其特征在于，所述可編程邏輯陣列塊BLK進一步包括：邏輯串LC、水平方向連線盒CB、垂直方向連線盒CB以及開關盒SW。

5.根據權利要求4所述的IP核，其特征在于，所述邏輯串LC進一步包括k個基本邏輯單元BLE和局部互連網絡，其中，k≥2。

6.根據權利要求5所述的IP核，其特征在于，所述基本邏輯單元BLE進一步包括一個具有多個輸入的查找表和一個觸發器。

7.根據權利要求1所述的IP核，其特征在于，所述用戶輸入輸出端口由端口寄存器組成，所述可編程邏輯陣列IP核的輸入和輸出信號通過端口寄存器寄存。

8.根據權利要求1所述的IP核，其特征在于，所有用戶輸入端口之間具有相同的參數特性、時序路徑和時序參數，所有用戶輸出端口之間也具有相同的參數特性、時序路徑和時序參數，所有用戶輸出端口具有相同的驅動能力。

9.根據權利要求7所述的IP核，其特征在于，通過所述可編程邏輯陣列IP核的配置軟件，對所述可編程邏輯陣列IP核進行配碼編程，最終實現用戶需要的電路功能。

10.一種基于如權利要求1所述的IP核的系統集成方法，其特征在于，該方法包括以下步驟：

步驟1，將IP核要實現的功能采用硬件描述語言進行描述，并將用戶需要的電路功能的輸入輸出接口信號描述為寄存器寄存的形式；

步驟2，利用與所述可編程邏輯陣列IP核相應的配置軟件系統，將以硬件描述語言進行描述的用戶需要的電路功能進行邏輯綜合和布局布線；同時，該配置軟件系統將用戶需要的電路的端口寄存器映射到所述可編程邏輯陣列IP核的端口寄存器；并生成該用戶需要的電路所對應的配置碼流文件。

步驟3，將所述配置碼流文件通過所述可編程邏輯陣列IP核的配置接口下載入所述可編程邏輯陣列IP核，至此完成用戶需要的電路功能在可編程邏輯陣列IP核上的實現。