[發明專利]DRAM的列選擇信號的控制電路及包括其的存取存儲器

有效

• 申請號: 201110369979.6
• 申請日: 2011-11-20
• 公開（公告）號: CN103123806A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 解玉鳳;林殷茵
• 申請（專利權）人: 復旦大學
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 上海元一成知識產權代理事務所(普通合伙) 31268
• 代理人: 吳桂琴

技術領域

本發明屬于DRAM(Dynamic?Random?Access?Memory，動態隨機存取存儲器)技術領域，涉及DRAM的列選擇信號的控制電路，尤其涉及一種包括冗余單元的列選擇信號的控制電路。

背景技術

DRAM已經被廣泛地應用于計算機等電子產品中，其技術發展周期較長，相對成熟。但是，由于DRAM是基于電荷來存儲信息的存儲器，其讀操作相對較慢。隨著對DRAM的速度的要求越來越高，當前的主要手段是通過對DRAM不斷地按比例縮小(scaling?down)來提高讀速度。

通常地，DRAM包括存儲陣列以及外圍電路(用于實現讀、寫和刷新等操作的控制)，存儲陣列同樣是由多個存儲單元按行和列的形式排列組成，每個存儲單元被設置于相應耦合的位線和字線之間的交叉處。具體地，存儲單元通常包括一個存取晶體管T(具有選通作用)和用于存儲電荷的電容C。外圍電路依據外部命令、通過對所選中的位線和字線偏置相應電信號，以實現對其中某一地址的存儲單元的操作。

其中，DRAM的外圍電路包括譯碼器(例如行譯碼器和列譯碼器)、位線驅動模塊、位線驅動模塊、邏輯控制模塊以及讀出放大器(例如靈敏放大器，SA)，讀出放大器耦合至存儲陣列上，其用于執行從/向被選擇的存儲單元讀出/寫入操作。讀出放大器的輸出同時還耦合至DRAM的I/O緩沖器中。在讀操作過程中，讀出放大器是否開始工作，由其使能控制信號來控制；讀出放大器何時將其輸出耦合至DRAM的I/O緩沖器中，則由對應的列選擇信號YL來控制。

圖1所示為現有技術的DRAM列選通控制方式示意圖。在該實例中，讀出放大器為常規的SA(Sense?Amplifier，靈敏放大器)，列選擇信號YL是單獨提供的，為了能讀出正確信息，YL在讀出放大器的使能控制信號SA_en激活后被激活，使讀出放大器的輸出耦合至DRAM的I/O緩沖器MA中。圖1所示的DRAM列選通控制方式主要有如下缺點：如果YL激活得太早，則可能使得位線上的電壓被IO線上的大電容迅速拉低，低到無法被SA重新放大，導致讀錯誤。因此，在現有技術中，通常采用最壞情況下所需的延遲，即YL較晚被激活，但這帶來額外的讀延遲，影響了讀速度。

有鑒于此，有必要針對DRAM的列選通方式提出一種新型的控制電路以產生列選擇信號，以在保證DRAM的讀可靠性的同時，提高其讀操作速度。

發明內容

本發明要解決的技術問題是，提高DRAM的讀操作速度。

按照本發明的一方面，提供一種動態隨機存取存儲器的列選擇信號的控制電路，所述控制電路包括列選擇信號生成電路，其特征在于，所述控制電路還包括：與所述動態隨機存取存儲器的存儲單元相應的冗余單元、以及冗余字線驅動模塊；

其中，當所述冗余單元的放大讀出電壓與預置的電壓閾值相匹配時，所述列選擇信號生成電路生成列選擇信號。

按照本發明提供讀出放大器的控制電路的優選實施例，其中，所述列選擇信號生成電路還包括比較器，所述比較器用于比較所述冗余單元的放大讀出電壓與所述預置的電壓閾值。

較佳地，當所述冗余單元的放大讀出電壓與所述預置的電壓閾值的差值小于所述比較器的最小靈敏范圍時，所述冗余單元的放大讀出電壓與所述預置的電壓閾值相匹配。

按照本發明提供讀出放大器的控制電路的又一優選實施例，其中，所述控制電路還包括用于生成所述預置的電壓閾值的電壓生成電路。

較佳地，所述電壓生成電路用于生成可調節的所述預置的電壓閾值。

按照本發明提供讀出放大器的控制電路的再一優選實施例，其中，所述冗余單元在讀操作過程中始終存儲“0”或始終存儲“1”。

按照本發明的又一方面，提供一種動態隨機存取存儲器，其包括存儲陣列、存儲陣列中的存儲單元的讀通路，其特征在于，所述存儲陣列中還包括冗余單元，所述動態隨機存取存儲器還包括如權利要求1至10中任一項所述的列選擇信號的控制電路。

較佳地，所述存儲單元和所述冗余單元在所述動態隨機存取存儲器的存儲陣列中同時制備形成。