[發明專利]交替排列的P型和N型半導體薄層的形成方法

有效

• 申請號: 201110367155.5
• 申請日: 2011-11-18
• 公開（公告）號: CN103123894A
• 公開（公告）日: 2013-05-29
• 發明（設計）人: 劉繼全
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L21/20
• 分類號: H01L21/20;H01L21/265
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 劉昌榮

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種交替排列的P型和N型半導體薄層的形成方法。

背景技術

交替排列的P型和N型半導體薄層結構被廣泛的應用于各種半導體器件中，例如超級結半導體器件。該結構傳統的制造方法，如圖1所示，是先在半導體硅襯底1上生長N型(或P型)硅外延層2，然后在N型硅外延層2上刻蝕深溝槽3，最后用P型(或N型)硅外延4填充深溝槽3，從而形成交替排列的P型和N型半導體薄層。這種方法有兩個缺點：一是P型和N型摻雜總量控制困難，容易造成工藝波動；二是由于硅外延原位摻雜的固有屬性，不能改變P型和N型半導體薄層的橫向摻雜分布。

發明內容

本發明要解決的技術問題是提供一種交替排列的P型和N型半導體薄層的形成方法，它可以提高P型和N型雜質的匹配精度，并可以形成橫向不均勻的P型和N型雜質分布。

為解決上述技術問題，本發明的交替排列的P型和N型半導體薄層的形成方法，包括以下步驟：

1)在硅襯底上生長本征硅外延層；

2)在本征硅外延層上刻蝕出溝槽；

3)傾斜地向溝槽的一面側壁注入P型雜質，另一面側壁注入N型雜質；

4)用本征硅外延填充溝槽；

5)在900～1200℃高溫下對P型和N型雜質進行擴散，形成交替排列的P型和N型半導體薄層。

本發明通過離子注入工藝，在溝槽兩側壁分別注入P型和N型雜質，不僅較好地控制了雜質的摻雜量，提高了最終形成的P型和N型半導體薄層的雜質匹配精度和產品良率，而且還可以形成橫向雜質分布不均勻的P型和N型半導體薄層。

附圖說明

圖1是傳統的交替排列的P型和N型半導體薄層的形成方法示意圖。

圖2是本發明實施例的交替排列的P型和N型半導體薄層的形成方法示意圖。

圖3是采用本發明實施例的方法形成的P型和N型半導體薄層的橫向載流子分布示意圖。

圖中附圖標記說明如下：

1：硅襯底

2：硅外延層

3：溝槽

4：P型硅外延層

5：本征硅外延層

具體實施方式

為對本發明的技術內容、特點與功效有更具體的了解，現結合圖示的實施方式，詳述如下：

本實施例的交替排列的P型和N型半導體薄層的形成方法，應用于超級結MOSFEFT，其具體工藝步驟請參閱圖2所示，包括：

步驟1，在高摻雜的N型硅襯底1上生長一層厚度為10～100μm(優選50μm)的本征硅外延層5，如圖2(a)所示。該本征硅外延層5的電阻率大于50ohm.cm。

步驟2，在本征硅外延層5上刻蝕出寬度為0.2～10μm、深度為5～100μm的溝槽3，如圖2(b)所示。溝槽3的寬度優選5μm，深度優選48μm。

步驟3，以一定的傾斜角(26.5～89.8度)，向溝槽3的一面側壁離子注入P型雜質硼，另一面側壁離子注入N型雜質(磷、砷或者銻)，如圖2(c)所示。由于離子注入工藝可以很好的控制雜質的摻雜量，因此能夠大大提高P型和N型雜質的匹配精度。

步驟4，用本征硅外延5填充溝槽3，如圖2(d)所示。該本征硅外延5的電阻率大于50ohm.cm。

步驟5，在900～1200℃的高溫環境下，對P型和N型雜質進行擴散再分布，形成P型柱和N型柱交替排列的超級結，如圖2(e)所示。由于P型柱和N型柱都是擴散形成的，因此，摻雜濃度的橫向分布不均勻，載流子體濃度在橫向上呈類似拋物線的分布，即中間摻雜濃度高，兩邊摻雜濃度低，如圖3所示。