[發明專利]半導體器件形成方法

有效

• 申請號: 201110366094.0
• 申請日: 2011-11-17
• 公開（公告）號: CN103117247A
• 公開（公告）日: 2013-05-22
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體器件形成方法。

背景技術

隨著半導體產業進入高性能與多功能的集成電路新時代，集成電路內元件的密度會隨之增加，而元件尺寸以及零件或元件之間的間距會隨之縮小。以前僅受限于光刻技術定義結構的能力，將器件的幾何尺寸做小較為困難；隨著技術的發展，現有的器件的尺寸可以做到更小，然而新的限制因素也越來越多。例如，當導電圖案之間的距離縮小時，任意兩相鄰的導電圖案所產生的電容(為用以隔開導電圖案之間的距離的絕緣材料的介電常數K的函數)會增加。此增加的電容會導致導體間的電容耦合上升，從而增加電力消耗并提高電阻-電容(RC)時間常數。因此，半導體集成電路性能以及功能是否可以不斷的改良取決于正在開發的具有低介電常數的材料。

由于具有最低介電常數的材料為空氣(k＝1.0)，通常會形成空氣間隙來進一步降低互連結構內的K值。現有技術在互連結構中空氣間隙的形成方法，包括：

請參考圖1，提供半導體襯底100；形成覆蓋所述半導體襯底100的刻蝕停止層101；形成覆蓋所述刻蝕停止層101的層間介質層103；形成位于所述層間介質層103表面的圖形化的光刻膠層105；

請參考圖2，以所述圖形化的光刻膠層105為掩膜，刻蝕所述層間介質層103和刻蝕停止層101，形成溝槽107；

請參考圖3，去除所述圖形化的光刻膠層，暴露出所述層間介質層103表面；在去除所述圖形化的光刻膠層后，采用沉積工藝形成覆蓋所述溝槽107側壁的犧牲層109；

請參考圖4，向所述溝槽內填充導電金屬，形成金屬線111；

請參考圖5，去除所述犧牲層，形成開口113。

請參考圖6，形成覆蓋所述金屬線111并橫跨所述開口的絕緣層115，所述絕緣層115和所述開口共同構成空氣間隙114。

然而，采用現有技術形成的半導體器件的RC效應仍然較大，半導體集成電路性能較差。

更多關于在半導體器件的形成方法請參考公開號為US20110018091的美國專利。

發明內容

本發明解決的問題是提供一種RC效應小，半導體集成電路性能好的半導體器件形成方法。

為解決上述問題，本發明的實施例提供了一種半導體器件形成方法，包括：

提供基底，所述基底表面依次形成有第一犧牲層、層間介質層以及至少兩個貫穿所述層間介質層和第一犧牲層厚度的溝槽；

對所述溝槽側壁的層間介質層進行處理，形成第二犧牲層；

形成第二犧牲層后，向所述溝槽內填充導電材料，形成金屬線層；

形成第一掩膜層，所述第一掩膜層覆蓋金屬線層和部分所述第二犧牲層，使后續部分第二犧牲層和第一犧牲層不會被去除，作為層間介質層的支撐；

去除所述第一掩膜層暴露出的部分第二犧牲層和所述部分第二犧牲層底部的第一犧牲層，形成開口；

去除所述第二掩膜層，形成覆蓋所述金屬線層、剩余的第二犧牲層、層間介質層、且橫跨所述開口的絕緣層。

可選地，所述第二犧牲層的特征尺寸為1-20nm。

可選地，所述第二犧牲層的形成工藝為干法刻蝕。

可選地，所述干法刻蝕的采用的刻蝕氣體包括O₂。

可選地，所述干法刻蝕的工藝參數包括：刻蝕氣體的流量為10-100sccm；壓力為10-200mTorr；功率為100-500W。

可選地，所述溝槽和所述第二犧牲層在同一工藝步驟中形成。

可選地，所述去除所述第一掩膜層暴露出的部分第二犧牲層和所述部分第二犧牲層底部的第一犧牲層采用的工藝為濕法刻蝕。

可選地，所述濕法刻蝕采用的化學試劑包括HF。

可選地，所述濕法刻蝕的工藝參數范圍包括：濃度為0.1％-5％的HF。

可選地，所述第一犧牲層的材料為SiO₂。

可選地，所述第一犧牲層的厚度為

可選地，所述層間介質層的材料為k值小于3.0的低K介質材料，所述層間介質層的材料包括C、Si、O、H元素。

可選地，所述層間介質層的厚度為

可選地，還包括：形成在所述層間介質層表面的緩沖層，形成在所述緩沖層表面的第二掩膜層，所述溝槽還貫穿所述第二掩膜層和緩沖層。

可選地，所述緩沖層的材料為SiO₂；所述第二掩膜層的材料為TiN或SiN。

與現有技術相比，本發明的實施例具有以下優點：