[發(fā)明專利]一種多核并行數(shù)字信號處理器及并行指令集的運(yùn)行方法

無效

• 申請?zhí)枺?/td>: 201110363820.3
• 申請日: 2011-11-16
• 公開（公告）號: CN102508643A
• 公開（公告）日: 2012-06-20
• 發(fā)明（設(shè)計）人: 劉大可;王建;猷阿·索;安德里雅思·卡爾松
• 申請（專利權(quán)）人: 劉大可
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 郭智

技術(shù)領(lǐng)域

本發(fā)明涉及多核處理器技術(shù)領(lǐng)域，尤其涉及一種多核并行數(shù)字信號處理器及并行指令集的運(yùn)行方法。

背景技術(shù)

傳統(tǒng)的計算機(jī)結(jié)構(gòu)設(shè)計致力于優(yōu)化高速緩沖存儲器，分支預(yù)測，和非順序執(zhí)行的超標(biāo)量體系結(jié)構(gòu)。這些做法適用于通用型處理器設(shè)計，但并不是嵌入系統(tǒng)的最佳選擇。與之類似，并行運(yùn)算在通用高性能計算中發(fā)揮了重要作用，但已有的并行結(jié)構(gòu)和并行編程模型都不是針對高性能嵌入系統(tǒng)而設(shè)計的。

嵌入處理器有著廣泛的應(yīng)用，如在手機(jī)和其他電池供電的系統(tǒng)中使用具有超低功耗的處理器。專用指令集處理器是嵌入式系統(tǒng)的最佳處理器結(jié)構(gòu)。嵌入式信號處理系統(tǒng)使用專用指令集處理器來達(dá)到在特定應(yīng)用范圍的高性能，低功耗和可編程性。專用指令集處理器針對一類應(yīng)用來設(shè)計和優(yōu)化其指令集架構(gòu)從而減小處理器的功耗和硅面積。

專用處理器架構(gòu)的設(shè)計一般使用以下兩種模型：

流水并行模型：此模型包含若干處理單元，每個單元運(yùn)行一個任務(wù)，處理單元間使用鏈?zhǔn)竭B接。處理單元N的輸出被連接至處理單元N+1的輸入。這個模型被廣泛應(yīng)用于通信和多媒體信號處理。使用流水并行模型的關(guān)鍵是在每個處理器上的任務(wù)運(yùn)行時間都小于整個系統(tǒng)輸入數(shù)據(jù)的時間間隔。

數(shù)據(jù)并行模型：若干處理單元對不同的數(shù)據(jù)執(zhí)行相同任務(wù)來計算結(jié)果。使用數(shù)據(jù)并行模型的關(guān)鍵是識別數(shù)據(jù)的規(guī)則性并據(jù)此對數(shù)據(jù)進(jìn)行拆分和并行運(yùn)算。

專用處理器設(shè)計通常是以上兩種模型的靈活組合。處理器或者片上系統(tǒng)設(shè)計的目標(biāo)是設(shè)計兩種模型的最佳組合以剛好滿足特定應(yīng)用對性能的需求，以避免多余的運(yùn)算器件和片上互聯(lián)網(wǎng)絡(luò)的硬件開銷和功率消耗。

最初的高性能信號處理器采用專用集成電路(ASIC，Application?Specific?Integrated?Circuits)，這在當(dāng)時是達(dá)到高性能和低功耗的唯一方法。但是專用集成電路缺乏靈活性。由于信號處理應(yīng)用不斷的有新標(biāo)準(zhǔn)和新算法被提出，硬件設(shè)計的靈活性和可編程性成為了一個重要的要求。典型的實(shí)例是無線電基帶處理器和多媒體處理器。無線電基帶處理器需要通過軟件編程來支持多個無線通信標(biāo)準(zhǔn)的基帶信號處理。多媒體處理器需要支持多種音頻和視頻的編解碼標(biāo)準(zhǔn)。

為了提供更大的運(yùn)算能力，專用處理器使用并行多核結(jié)構(gòu)。每個處理器核也使用指令級或者數(shù)據(jù)級并行以提高運(yùn)算能力。已有的可編程數(shù)字信號處理器核使用兩種微結(jié)構(gòu)。一種是基于超長指令字(VLIW，Very?Long?Instruction?Word)結(jié)構(gòu)的處理器。另一種是使用單指令多數(shù)據(jù)(SIMD，Single?Instruction?Multiple?Data)結(jié)構(gòu)的處理器。已有的多核處理器主要使用以下三種結(jié)構(gòu)：第一種是基于一個DSP(Digital?Signal?Processing，數(shù)字信號處理)核和一個VLIW核的雙核架構(gòu)。第二種是基于一個控制器和若干SIMD核的多核處理器。第三種是類似圖形顯示處理器(GPU，Graphic?Processing?Unit)的大規(guī)模并行計算陣列。

數(shù)字信號處理器的處理效率定義為算法功能運(yùn)算操作除以總操作。算法功能運(yùn)算操作是處理器對用戶必須支持的操作。非功能控制操作和數(shù)據(jù)存取操作為冗余操作。為提高處理器效率，需在指令集結(jié)構(gòu)設(shè)計和系統(tǒng)多核設(shè)計的過程中最大可能的減少或掩蓋冗余操作。所有為減少冗余而特定設(shè)計的指令和特定的結(jié)構(gòu)增加了編程復(fù)雜度。這個增加的復(fù)雜度必須通過匯編編譯工具和編程流程來掩蓋。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種多核并行數(shù)字信號處理器及并行指令集的運(yùn)行方法，以提高處理器效率，最大可能的減少或掩蓋冗余操作。

一方面，本發(fā)明實(shí)施例提供了一種多核并行數(shù)字信號處理器，所述多核并行數(shù)字信號處理器至少運(yùn)行如下三個指令子集：控制指令子集、并行存取指令子集及并行運(yùn)算指令子集，其中，所述多核并行數(shù)字信號處理器包括一主處理器以及多個從處理器，所述從處理器由相互獨(dú)立的并行存取單元和并行計算單元組成，所述控制指令子集、并行存取指令子集及并行運(yùn)算指令子集分別獨(dú)立編碼并分別由獨(dú)立的硬件單元執(zhí)行，主處理器用于運(yùn)行控制指令子集；一個或多個從處理器的并行存取單元用于運(yùn)行并行存取指令子集；一個或多個從處理器的并行計算單元用于運(yùn)行并行運(yùn)算指令子集。

可選的，在本發(fā)明一實(shí)施例中，一個或多個從處理器的并行存取單元的有限狀態(tài)機(jī)控制器，用于運(yùn)行單指令進(jìn)行單次的數(shù)據(jù)存取，或者運(yùn)行任務(wù)級指令進(jìn)行單指令循環(huán)或多指令循環(huán)的數(shù)據(jù)存取操作。