[發明專利]加速設計規則檢查的方法及裝置

有效

• 申請號: 201110351640.3
• 申請日: 2011-11-08
• 公開（公告）號: CN102346800A
• 公開（公告）日: 2012-02-08
• 發明（設計）人: 吳玉平;陳嵐;葉甜春
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 逯長明;王寶筠

技術領域

本發明涉及集成電路設計自動化領域，更具體地說，涉及一種加速集成電路版圖設計規則檢查的方法及裝置。

背景技術

集成電路版圖的設計規則檢查(DRC，Design?Rule?Check)是集成電路設計中一個重要的環節，其是在版圖設計完成之后，檢查設計好的版圖是否符合設計規則的步驟，通常地，設計規則例如最小間距規則、最小包含覆蓋重疊尺寸規則等等。

隨著集成電路制造工藝進入65-45nm工藝節點之后，由于曝光所用的光波長遠遠大于物理版圖設計的理想圖形的尺寸和圖形之間的間距，光波的干涉和衍射效應使得實際光刻產生的為物理圖形和物理版圖設計的理想圖形之間存在很大的差異，實際圖形的形狀和間距發生很大的變化，甚至影響電路的性能。

為了確保電路的設計性能和集成電路制造的成品率，需要對設計的物理版圖圖形作更復雜的設計規則檢查，除了最小間距規則、最小包含覆蓋重疊尺寸規則等設計規則外，還包括了復雜的基于圖形的設計規則檢查計算和基于復雜方程的設計規則檢查計算等，這樣的計算比較耗時間，隨著集成電路特征尺寸的縮小，設計規則變得更為復雜，集成電路版圖的設計規則檢查的需要的時間也會變長，影響了整個集成電路設計周期。

此外，目前的集成電路設計在規模上呈現系統級芯片(SOC)和網絡級芯片(NOC)趨勢，芯片上器件數達到億級、十億級、甚至百億量級，金屬互聯線的數量更在器件數量的幾倍以上，其對應的物理版圖數據達到幾十個Gb(10⁹比特)，甚至幾百Gb，在如此規模的物理版圖上進行設計規則檢查是一個很費時間的任務，在物理版圖設計-設計規則檢查-修正-再檢查-再修正這樣一個迭代過程中，設計規則檢查的速度是影響集成電路設計周期的重要因素之一。

在設計規則日益復雜以及集成電路規模日益龐大的情形下，進行全版圖的設計規則檢查是非常耗時的，因此，有必要提出一種集成電路設計版圖的設計規則檢查的方法和系統，以有效提高集成電路設計版圖的設計規則檢查的效率，縮短集成電路設計的周期。

發明內容

本發明實施例提供一種加速設計規則檢查的方法及裝置，通過合并設計規則檢查任務，減少集成電路版圖中設計規則檢查的數量，提高設計規則檢查的效率。

為實現上述目的，本發明實施例提供了如下技術方案：

一種加速設計規則檢查的方法，包括：

將集成電路設計的版圖劃分為多個子區域；

將幾何同構的子區域置于同一個同構列表中；

對每個同構列表中的至少一個子區域進行設計規則檢查；

根據同構列表中子區域間的幾何關系和已得到的子區域的設計規則檢查的結果，計算得到同構列表中其他子區域的設計規則檢查的結果。

可選地，所述將集成電路設計的版圖劃分為多個子區域的步驟包括：

將所述集成電路版圖劃分為M行×N列個矩形的內區域；

將所述內區域的邊框向與其相鄰的內區域延伸一部分形成外邊框區域，所述內區域與外邊框區域構成一個子區域。

可選地，根據同構列表中子區域間的幾何關系和已得到的子區域的設計規則檢查的結果，計算得到同構列表中其他子區域的設計規則檢查的結果的步驟為：根據同構列表中子區域間的幾何關系和已得到的子區域中的內區域部分的設計規則檢查的結果，計算得到同構列表中其他子區域中的內區域的設計規則檢查的結果。

可選地，所述將幾何同構的子區域置于同一個同構列表中的步驟包括：根據子區域內的圖形的幾何數據之間是否存在幾何同構關系，判斷各個子區域內的圖形是否幾何同構，將幾何同構關系的子區域置于同一個同構列表中，所述幾何同構關系包括相同、角度旋轉或鏡像。

可選地，根據子區域內的圖形的幾何數據之間是否存在幾何同構關系，判斷各個子區域內的圖形是否幾何同構，將幾何同構關系的子區域置于同一個同構列表中的步驟包括：

確定各子區域的原點；

確定各子區域內的圖形相對于原點的相對坐標；

將各子區域內的相對坐標順序排列，以形成子區域內圖形的幾何數據；

判斷各子區域間的幾何數據是否存在相同、角度旋轉、鏡像或平移的幾何同構關系，若是幾何同構關系，將幾何同構的子區域置于同一個同構列表中。

可選地，將各子區域內的相對坐標順序排列，以形成子區域內圖形的幾何數據的步驟包括：

按照掩膜層號將子區域劃分為具有不同掩膜層號的圖形子集合；

逐一將各圖形子集合內的相對坐標順序排列，以形成子區域內圖形的幾何數據。