[發明專利]窄設計窗為目標的面積有效高電壓基于雙極的ESD保護

有效

• 申請號: 201110349969.6
• 申請日: 2011-11-08
• 公開（公告）號: CN102468299A
• 公開（公告）日: 2012-05-23
• 發明（設計）人: 阿莫里·根德龍;蔡·伊安·吉爾;瓦迪姆·A·庫什納;詹柔英
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/762;H01L21/8248
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李佳;穆德駿

技術領域

本發明一般地針對集成電路裝置及其制造方法。一方面，本發明涉及用于集成電路及其它電路中的靜電放電(ESD)保護的半導體裝置的制造和使用。

背景技術

為了保護不受集成電路裝置中的靜電放電(ESD)情況的影響，ESD筘位電路通常被提供作為跨這樣的集成電路裝置的輸入端子和/或其它端子的電壓限制裝置。用于設計ESD筘位電路的傳統方法包括在受保護的端子之間使用雙極型晶體管和/或可控硅整流器電路(又稱閘流晶體管電路)，受保護的端子在觸發閾值電壓Vt處接通，并且當跨受保護的端子的電壓上升超過預定觸發閾值電壓或限制時傳導電流。在操作中，當施加到端子的電壓增加時，非常小的電流流過ESD筘位電路，直至達到觸發閾值電壓Vt，在該點處，ESD筘位電路開始傳導電流直至保持點(通過較高保持電流和較低保持電壓VH來限定的)，此后，根據ESD筘位電路的內部通路狀態電阻R_ON，電流和電壓可以進一步增加到擊穿點，超過該擊穿點，可能發生破壞性失效而導致由于電壓減小而伴生的進一步的電流增加。

利用先進的智能供電技術，ESD設計師面對越來越窄的設計窗口，設計窗口限定在下限(由保護閂鎖設定為小于保持電壓V_H)和上限(通過用于受到保護的電路的擊穿點來設定)之間的電壓范圍。隨著設計窗口的縮小，存在在通路狀態電阻R_ON、用于ESD筘位電路的觸發閾值電壓Vt和保持電壓V_H的調諧以及ESD筘位電路的尺寸之間的設計折衷。這些設計折衷由于ESD筘位電路被設計為保護不受正負電壓波動影響而加劇。例如，期望保持低的通路狀態電阻R_ON，使得通路狀態電壓擴展(strech-out)不引起保護電路的劣化，而觸發閾值電壓Vt和保持電壓V_H必須被調諧為在有效增加導通電阻的相對高電壓的條件下激活ESD筘位電路，這是不期望的。在許多情況下，獲得足夠低的通路狀態電阻R_ON的唯一方式是增加ESD保護電路的尺寸，從而增加了芯片成本。

在參考附圖和隨后的詳細說明來回顧本申請的其余部分之后，本領域的技術人員將清楚傳統過程和技術的其它限制和缺點。

附圖說明

當結合附圖來考慮以下具體實施方式時，可以理解本發明及其許多目的、特征和所獲得的優點，在附圖中：

圖1是具有對稱的低級(low?stage)和頂級(top?stage)的雙極性ESD保護裝置的部分橫截面視圖；

圖2是沒有折衷ESD性能的情況下的具有低導通電阻和減小的封裝的單極性ESD保護裝置的部分橫截面視圖；

圖3是針對單極性保護所優化的ESD保護裝置的部分橫截面視圖；以及

圖4是圖示根據本發明的所選實施例的用于制造裝置的各種方法的簡化示意性流程圖。

應當認識到，為了圖示的簡單和清楚，附圖中所圖示的元件不一定按比例描繪。例如，為了促進并改善清楚和理解的目的，一些元件的尺寸可能相對于其它元件被放大。此外，在適當的情況下，在附圖中重復附圖標記以表示相應或類似的元件。

具體實施方式

需要一種改進的高電壓保護電路和制造工藝來克服本領域中的問題，該改進的高電壓保護電路和制造工藝在不使其它重要裝置性質劣化的情況下，保護電子電路不受電壓波動的影響。因此，高電壓基于雙極的ESD保護裝置被描述為由低級和頂級中的半導體區域的緊湊布置形成，以提供不受單極性ESD電壓事件影響的保護。低級在用作npn晶體管集電極和pnp晶體管基極的n型半導體區域或阱中形成，并且包括用作npn晶體管基極和pnp晶體管集電極的p型區域或阱，其中形成有用作NPN晶體管發射極的n型區域和用于基極歐姆接觸的p型區域，該n型區域和p型區域都被電連接到第一或陰極端子。頂級在用作npn晶體管集電極和pnp晶體管基極的n型半導體區域或阱中單獨形成，并且包括用作pnp晶體管集電極的p型區域或阱，其中僅形成有p型區域，該p型區域被電連接到第二或陽極端子。當ESD保護裝置的第一端子和第二端子受到ESD電壓影響時，裝置通過將固有閘流晶體管觸發為驟回模式(snap-back)來開始操作，該驟回模式提供通過裝置的低阻抗路徑以供對ESD電流進行放電。所公開的ESD保護裝置特定地針對單極性保護來進行優化，以提供非常高的ESD性能(在電流能力、抗閂鎖效應、抗EMC效應等)、低通路狀態電阻R_ON以及非常緊湊的封裝。