[發(fā)明專利]形成絕緣體上碳硅-鍺硅異質(zhì)結(jié)1T-DRAM結(jié)構(gòu)的方法及形成結(jié)構(gòu)

有效

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• 申請日: 2011-11-08
• 公開（公告）號: CN102543882A
• 公開（公告）日: 2012-07-04
• 發(fā)明（設(shè)計）人: 黃曉櫓;陳玉文
• 申請（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種形成絕緣體上碳硅-鍺硅異質(zhì)結(jié)1T-DRAM結(jié)構(gòu)的方法以及由該方法形成的結(jié)構(gòu)。

背景技術(shù)

隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，傳統(tǒng)1T/1C嵌入式DRAM單元為了獲得足夠的存儲電容量（一般要求30fF/cell），其電容制備工藝（堆疊電容或者深溝槽式電容）將越來越復(fù)雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容式DRAM（Capacitorless?DRAM）將在VLSI中高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景。其中1T-DRAM（One?Transistor?Dynamic?Random?Access?Memory）因其單元尺寸只有4F²而成為目前無電容式DRAM的研究熱點。

1T-DRAM一般為一個SOI浮體（floating?body）晶體管，當(dāng)對其體區(qū)充電，即體區(qū)孔穴的積累來完成寫“1”，這時由于體區(qū)孔穴積累而造成襯底效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當(dāng)對其體區(qū)放電，即通過體漏PN結(jié)正偏將其體區(qū)積累的孔穴放掉來完成寫“0”，這時襯底效應(yīng)消失，閾值電壓恢復(fù)正常。開啟電流增大。而讀操作是讀取該晶體管開啟狀態(tài)時的源漏電流，由于“1”和“0”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當(dāng)較大時即表示讀出的是“1”，而較小時即表示讀出的是“0”。

1T-DRAM的工作特性在以下論文中有詳細描述：Ohsawa,?T.;?et?al.?Memory?design?using?a?one-transistor?gain?cell?on?SOI,?Solid-State?Circuits,?IEEE?Journal,?Nov?2002,?Volume:?37?Issue:11?,?page:?1510?–?1522。

根據(jù)寫“1”操作方法的不同，1T-DRAM可以分為兩類，一類采用晶體管工作于飽和區(qū)時通過碰撞電離（impact-ionization）在體區(qū)積累孔穴，一類采用GIDL效應(yīng)使體區(qū)積累孔穴。采用碰撞電離效應(yīng)的1T-DRAM是目前1T-DRAM的研究熱點。

目前，研究得最多的1T-DRAM是基于SOI（Silicon-on-Insulator）的結(jié)構(gòu)，由于埋氧層的存在，可以有效實現(xiàn)體區(qū)孔穴積累，增大了“0”和讀“1”之間輸出電流差額，即可增大了信號裕度（margin）。但基于SOI結(jié)構(gòu)的1T-DRAM主要存在以下兩方面問題：

1、體區(qū)電勢變化受體區(qū)與源區(qū)的孔穴勢壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較?。ㄒ话阒挥?.3V左右），這使得讀出的信號電流較小。

2、碰撞電離受體漏勢壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)，以增大碰撞電離效應(yīng)，增大體區(qū)孔穴產(chǎn)生速率，增大1T-DRAM單元的讀寫速率。

發(fā)明內(nèi)容

本發(fā)明針對現(xiàn)有VLSI技術(shù)中高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景的無電容式1T-DRAM單元結(jié)構(gòu)，提出一種基于P-SiGe體區(qū)+?N⁺-SiC源區(qū)?+?N⁺-SiGe?漏區(qū)的1T-DRAM單元工藝制備方法以及形成的1T-DRAM單元。可以有效抑制“1”狀態(tài)時體區(qū)孔穴通過源體PN結(jié)流失，從而有效增大1T-DRAM的狀態(tài)停留時間（retention?time）。

為了實現(xiàn)上述目的，本發(fā)明提供一種形成絕緣體上碳硅-鍺硅異質(zhì)結(jié)1T-DRAM結(jié)構(gòu)的方法，其特征在于，包括以下順序步驟：

步驟1：在SOI晶片上淀積一層硬掩膜層，對所述硬掩膜層進行光刻和刻蝕，在硬掩膜層上形成第一開口，所述第一開口中暴露出P型硅層；

步驟2：對第一開口中暴露出的P型硅層進行刻蝕，刻蝕至埋氧層上僅存一薄層P型硅層為止；

步驟3：對第一開口內(nèi)進行SiGe選擇性外延生長，使第一開口內(nèi)生長滿Si_1-xGe_x層，其中X為介于1和0之間且不包括0的數(shù)字；

步驟4：刻蝕去除硬掩膜層，對整個晶片表面進行全局化的氧化處理，待Si_1-xGe_x層中鍺含量達到設(shè)定摩爾比后停止氧化；

步驟5：刻蝕除去由于氧化在P型硅板上形成的SiO₂層，優(yōu)選地，在露出P型硅片和P-SiGe層的表面外延一層Si薄膜層；