[發明專利]連接孔形成方法有效

申請號：	201110332269.6	申請日：	2011-10-27
公開（公告）號：	CN103094179A	公開（公告）日：	2013-05-08
發明（設計）人：	張海洋;王新鵬	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/768	分類號：	H01L21/768
代理公司：	北京德琦知識產權代理有限公司 11018	代理人：	牛崢;王麗琴
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	連接形成方法
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【說明書】：

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種連接孔形成方法。

背景技術

當今半導體器件制造技術飛速發展，半導體器件已經具有深亞微米結構，集成電路中包含大量的半導體元件。在如此大規模集成電路中，元件之間的高性能、高密度的連接不僅在單個互連層中互連，而且要在多層之間進行互連。因此，通常提供多層互連結構，其中多個互連層互相堆疊，并且層間絕緣膜置于其間，用于連接半導體元件。常規的方法一般是利用大馬士革雙鑲嵌工藝在層間絕緣層中形成連接孔(via)和溝槽(trench)，然后用導電材料例如銅(Cu)填充所述溝槽和連接孔。這種互連結構已經在集成電路制造中得到廣泛應用。

如圖1a～1d所示的利用大馬士革工藝制造連接孔的方法流程，包括如下步驟：在半導體器件如MOS晶體管(未示出)表面沉積層間介質層ILD11，并在ILD層11中刻蝕通孔并填充有金屬材料形成連接孔12，金屬材料優選為銅Cu；在ILD層11上沉積刻蝕停止層13，刻蝕停止層13優選使用NBLoK(Nitrided?Barrier?Low?K，低介電常數氮化物阻擋層)材料；接著在刻蝕停止層13上依次沉積電介質層14、金屬硬掩膜層16，其中，優選在電介質層14和金屬硬掩膜層16之間設置用于防止金屬擴散的保護層15，保護層15的材料可以是Teos(正硅酸乙酯)，金屬硬掩膜層16的材料優選為TiN(氮化鈦)，電介質層14優選Low?k(低介電常數)材料；接著在金屬硬掩膜層16的表面旋涂形成底部抗反射層(BARC)17，在底部抗反射層17的表面形成圖案化的光刻膠18；利用圖案化的光刻膠18對金屬硬掩膜進行刻蝕，并去除底部抗反射層17和圖案化的光刻膠18，形成定義溝槽19位置的圖案化金屬硬掩膜16’；再次形成一層底部抗反射層20和圖案化光刻膠21，以該圖案化光刻膠21為掩膜刻蝕所述電介質層14和刻蝕停止層13定義連接孔22位置；利用所述的圖案化金屬硬掩膜16’刻蝕所述ILD11形成溝槽(未示出)，并在溝槽和連接孔22中填充金屬材料與之前形成的連接孔12接觸。

當集成電路的設計規格收縮時，由于器件尺寸變小，對于利用大馬士革工藝制造連接孔來說要制作理想的連接孔變得非常困難。有時候會出現連接孔與溝槽不能對準的情況，如圖1c所示，在定義出溝槽位置后，再次形成的用以定義連接孔位置的圖案化光刻膠開口位置與溝槽位置未對準，存在一定偏差，而且現有的工藝中一般形成的連接孔(12、22)的形狀為圓形，當如圖1d所示的進行連接孔刻蝕時，由于刻蝕劑被金屬硬掩膜的一部分阻擋，刻蝕后生成的連接孔中會出現臺階，圖2為圖1d的俯視圖，溝槽19中刻蝕形成圓形連接孔22時，被金屬硬掩膜16’阻擋，得不到完整形狀的接觸孔，進而導致連接孔的關鍵尺寸與設計值存在偏差，元件之間的電接觸變差，如影響整個集成電路的經時擊穿(TDDB)性能，進而使得集成電路的產品良率降低。

發明內容

本發明提供了一種連接孔形成方法，解決現有半導體制造連接孔時出現的連接孔不能與溝槽對準導致的不能得到完整的連接孔形狀的問題。

本發明采用的技術手段如下：一種連接孔形成方法，包括：

提供半導體襯底，所述襯底具有預先形成的半導體器件；

在所述襯底上形成覆蓋半導體器件的層間介質層，并在所述層間介質層中刻蝕通孔并填充有金屬材料形成第一連接孔；

在所述層間介質層上依次沉積刻蝕停止層、電介質層、金屬硬掩膜層、第一底部抗反射層及第一光刻膠；

圖案化所述第一光刻膠，以所述圖案化的第一光刻膠作為掩膜刻蝕所述金屬硬掩膜層形成圖案化的金屬硬掩膜并定義溝槽位置，去除第一光刻膠及第一底部抗反射層；

在所述圖案化的金屬硬掩膜上沉積第二底部抗反射層和第二光刻膠；

圖案化所述第二光刻膠，并以所述圖案化的第二光刻膠作為掩膜刻蝕形成第二連接孔，去除第二光刻膠及第二底部抗反射層；

所述第二連接孔為矩形。

進一步，所述圖案化的第二光刻膠具有定義所述第二連接孔形狀和位置的矩形開口。

進一步，所述矩形開口關鍵尺寸大于所述溝槽的關鍵尺寸。