[發(fā)明專利]多端口存儲器元件電路及向其寫入數(shù)據(jù)的方法

有效

• 申請?zhí)枺?/td>: 201110330386.9
• 申請日: 2011-10-20
• 公開（公告）號: CN102810329B
• 公開（公告）日: 2017-11-07
• 發(fā)明（設計）人: S-L·S·李;P·J·麥克爾赫尼;P·辛;S·辛哈
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C11/413
• 代理公司: 北京紀凱知識產(chǎn)權代理有限公司11245
• 代理人: 趙蓉民

本申請要求于2010年10月22日遞交的申請?zhí)枮?2/910,416的美國專利申請的優(yōu)先權。

背景技術

集成電路通常包括存儲器元件。存儲器元件可以基于交叉耦合的反相器并且可以用于存儲數(shù)據(jù)。每個存儲器元件可以存儲單比特/位的數(shù)據(jù)。

存儲器元件通常以陣列的形式布置。在典型的陣列中，數(shù)據(jù)線用于將數(shù)據(jù)寫入存儲器元件并且用于從已經(jīng)加載有數(shù)據(jù)的存儲器元件讀取數(shù)據(jù)。地址線可以用于選擇哪些存儲器元件正在被訪問。

存儲器元件可以被配置為雙端口布置。傳統(tǒng)的雙端口存儲器元件包括存儲單比特數(shù)據(jù)的雙穩(wěn)態(tài)鎖存電路(即，基于一對交叉耦合的反相器的鎖存電路)。該鎖存電路通過一組寫地址晶體管連接到寫端口(即，寫數(shù)據(jù)線)。該鎖存電路還通過一組讀地址晶體管連接到讀端口(即，讀數(shù)據(jù)線)。該組寫地址晶體管由通過寫地址線傳送的寫地址信號控制，而該組讀地址晶體管由通過讀地址線傳送的讀地址信號控制。讀信號線通常在讀/寫操作之前被預充電至高電壓值。

傳統(tǒng)的雙端口存儲器元件可以使用讀端口執(zhí)行讀操作以及使用寫端口執(zhí)行寫操作。讀操作和寫操作使用不同的地址信號進行異步控制(即，使用讀地址信號控制讀操作，而使用寫地址信號控制寫操作)。因此，在寫操作期間，寫地址信號為高的同時，讀地址信號也為高是可能的。這種讀端口在寫操作期間被使能的情形可以稱為讀擾動寫(read-disturb write)。

在寫地址晶體管開啟的同時使能讀地址晶體管可能會阻礙由寫地址晶體管執(zhí)行的數(shù)據(jù)加載過程。以此方式寫數(shù)據(jù)可能會不期望地增加寫地址信號有效的時間周期以確保正確地加載數(shù)據(jù)。使寫地址信號有效較長的時間周期限制了存儲器元件的性能。

發(fā)明內(nèi)容

集成電路可以包括多端口存儲器元件。存儲器元件有時被稱為存儲器單元。存儲器元件可以使用任何合適類型的交錯的存儲器架構(例如，非交錯方案、單比特交錯方案、雙比特交錯方案、三比特交錯方案等)被組織成多個組(或字)。

多端口存儲器單元可以包括具有第一和第二數(shù)據(jù)存儲節(jié)點的鎖存電路(有時稱為存儲元件)、一組寫訪問晶體管和一組讀訪問晶體管。寫訪問晶體管和讀訪問晶體管可以分別使用寫控制信號和讀控制信號進行異步控制。鎖存電路可以是基于至少兩個交叉耦合的反相器的雙穩(wěn)態(tài)元件。交叉耦合的反相器中的每一個可以包括上拉晶體管(例如，p溝道晶體管)和下拉晶體管(例如，n溝道晶體管)。

該組寫訪問晶體管可以耦合數(shù)據(jù)存儲節(jié)點至寫數(shù)據(jù)線，而該組讀訪問晶體管可以耦合數(shù)據(jù)存儲節(jié)點置讀數(shù)據(jù)線。該組寫訪問晶體管可以由寫地址信號進行控制，而該組讀訪問晶體管可以由讀地址信號進行控制。下拉晶體管和該組讀訪問晶體管可以具有由控制電壓控制的體偏置端。

存儲器單元可以在普通模式(例如，數(shù)據(jù)保留或保持模式)、讀模式、寫模式和其他操作模式中操作。在數(shù)據(jù)保留模式中，讀訪問晶體管和寫訪問晶體管被關閉，而鎖存電路存儲數(shù)據(jù)。在讀模式期間，將讀訪問晶體管開啟以從存儲器單元的數(shù)據(jù)存儲節(jié)點讀取數(shù)據(jù)。

在數(shù)據(jù)加載操作期間，將寫訪問晶體管開啟以向存儲器單元的數(shù)據(jù)存儲節(jié)點寫數(shù)據(jù)。在數(shù)據(jù)加載操作期間，讀訪問晶體管也可以被開啟以從存儲器單元讀取數(shù)據(jù)。

在數(shù)據(jù)加載操作期間，控制電壓可以暫時提升至中間電平，以反向偏置下拉晶體管和讀訪問晶體管。使用這種方法反向偏置下拉晶體管和讀訪問晶體管可以弱化下拉晶體管和讀訪問晶體管并提高存儲器單元的寫性能。

根據(jù)附圖和以下詳細說明，本發(fā)明的其他特征、其本質(zhì)和各種優(yōu)點將更顯而易見。

附圖說明

圖1是根據(jù)本發(fā)明的實施例的具有存儲器元件電路的集成電路的示例性圖示。

圖2是根據(jù)本發(fā)明的實施例的多端口存儲器元件的示例性電路圖。

圖3A和圖3B是根據(jù)本發(fā)明的實施例圖解說明讀擾動寫的時序圖。

圖4A是根據(jù)本發(fā)明的實施例使用非交錯方案布置的一行存儲器元件的示例性圖示。

圖4B是根據(jù)本發(fā)明的實施例使用單比特交錯方案布置的一行存儲器元件的示例性圖示。

圖4C是根據(jù)本發(fā)明的實施例使用雙比特交錯方案布置的一行存儲器元件的示例性圖示。

圖5是根據(jù)本發(fā)明的實施例圖解說明用于圖4B中顯示的交錯方案的存儲器元件晶體管的布置的圖示。

圖6是根據(jù)本發(fā)明的實施例圖解說明用于圖4C中顯示的交錯方案的存儲器元件晶體管的布置的圖示。

圖7是根據(jù)本發(fā)明的實施例在寫模式期間向存儲器單元中加載數(shù)據(jù)所涉及的示例性步驟的流程圖。

具體實施方式