[發明專利]用于半導體器件的間隔元件

有效

• 申請號: 201110329741.0
• 申請日: 2011-10-26
• 公開（公告）號: CN102479789B
• 公開（公告）日: 2017-06-13
• 發明（設計）人: 林昀靚;范瑋寒;林育賢;黃益民
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京德恒律師事務所11306
• 代理人: 陸鑫,高雪琴

技術領域

本發明涉及一種用于半導體器件的間隔元件。

背景技術

隨著技術節點的縮小，按比例縮小了半導體器件如金屬氧化物半導體場效應晶體管(MOSFETs)并且集成電路(IC)的器件的數量增加。因此，ICs的柵極結構之間的間隔降低(如柵極陣列中的節距變得更緊)。在形成這種IC的方法中，介電層如層間電介質(ILD)形成在襯底上并且填充在相鄰柵極之間的區域中。然而，當柵極的布置變得更密和具有更小的間隔，ILD層通常不能有效地填充在相鄰柵極結構之間的區域中。例如，ILD層中可能會形成空洞。另外，隨著器件按比例縮小，接觸件與柵極結構和/或其它晶體管部件如源極/漏極區域的對齊可能變得更困難。用于形成接觸件的通孔可能會偏移使得蝕刻工藝蝕刻穿過源極/漏極區域(如低劑量漏極)。這會引發結漏。

發明內容

針對現有技術的缺陷，本發明提供了一種半導體器件，包括：半導體襯底；第一柵極堆疊件，所述第一柵極堆疊件設置在所述半導體襯底上；第一間隔元件，所述第一間隔元件鄰接所述第一柵極堆疊件；和第二間隔元件，所述第二間隔元件鄰近所述第一間隔元件，其中所述第二間隔元件包括氧化硅；和第一凸起的源極/漏極區域，所述第一凸起的源極/漏極區域橫向地接觸所述第二間隔元件的側壁。

根據本發明所述的半導體器件，其中所述半導體襯底包括位于所述第一凸起的源極/漏極區域下方的硅鍺(SiGe)部件。

根據本發明所述的半導體器件，其中所述第一凸起的源極/漏極區域包括外延硅。

根據本發明所述的半導體器件，其中所述第一源極/漏極區域和所述第一柵極堆疊件是P金屬氧化物半導體(PMOS)晶體管的部分。

根據本發明所述的半導體器件，其中所述第一柵極堆疊件包括高k電介質和金屬柵極電極。

根據本發明所述的半導體器件，其中所述第一間隔元件具有第一高度并且所述第二間隔元件具有第二高度，而且所述第一高度大于所述第二高度。

根據本發明所述的半導體器件，其中所述第一間隔元件包括氮化硅。

根據本發明所述的半導體器件，還包括：接觸件，所述接觸件設置在所述襯底上并且與所述第一凸起的源極/漏極區域連接，其中所述接觸件包括與所述第二間隔元件的分界面。

根據本發明所述的半導體器件，還包括：第二柵極堆疊件，所述第二柵極堆疊件設置在所述半導體襯底上并且與所述柵極堆疊件間隔一定距離；第三間隔元件，所述第三間隔元件鄰接所述第二柵極堆疊件；和第四間隔元件，所述第四間隔元件鄰近所述第三間隔元件；第二凸起的源極和第二凸起的漏極，所述第二凸起的源極和所述第二凸起的漏極橫向上接觸所述第四間隔元件；和層間介電層，所述層間介電層覆蓋所述第一柵極堆疊件和所述第二柵極堆疊件。

根據本發明所述的半導體器件，還包括：隔離部件，設置在所述半導體襯底中的所述隔離部件插入所述第一柵極堆疊件和所述第二柵極堆疊件之間，其中所述第一柵極堆疊件是PMOS器件的柵極并且所述第二柵極堆疊件是NMOS器件的柵極。

根據本發明所述的一種半導體器件，包括：柵極堆疊件，所述柵極堆疊件設置在半導體襯底上，其中所述柵極堆疊件包括與所述半導體襯底接合的第一表面和處于所述第一表面對面的第二表面和第一側壁和第二側壁；第一間隔元件，所述第一間隔元件鄰接所述柵極堆疊件的所述第一側壁和所述第二側壁，其中所述第一間隔元件的高度從所述柵極堆疊件的所述第一表面延伸到所述柵極堆疊件的所述第二表面；第二間隔元件，所述第二間隔元件鄰接所述第一間隔元件的側壁，其中所述第二間隔元件的高度小于所述第一間隔元件的高度；和源極/漏極區域，所述源極/漏極區域鄰接所述第二間隔元件。

根據本發明所述的半導體器件，其中所述源極/漏極區域是凸起的源極/漏極區域，并且其中所述凸起的源極/漏極區域覆蓋至少硅區域或硅鍺(SiGe)區域之一。

根據本發明所述的半導體器件，還包括：接觸蝕刻停止層，所述接觸蝕刻停止層接合所述第一間隔元件和所述第二間隔元件。

根據本發明所述的半導體器件，其中所述第二間隔元件包括比第二側壁長的第一側壁，其中所述第一側壁鄰接所述第一間隔元件。

根據本發明所述的半導體器件，其中所述第二間隔元件的寬度在約7nm和約10nm之間。