[發明專利]半導體裝置以及制造半導體裝置的方法

無效

• 申請號: 201110319933.3
• 申請日: 2011-10-20
• 公開（公告）號: CN102456699A
• 公開（公告）日: 2012-05-16
• 發明（設計）人: 安西邦夫
• 申請（專利權）人: 索尼公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云

技術領域

本發明涉及半導體裝置，且特別涉及制造半導體裝置的方法，該半導體裝置包括形成在同一半導體基板上的CMD(電荷調制器件)和MOSFET。

背景技術

采用CMD(電荷調制器件)作為像素的固態成像裝置是已知的。在一些用于CMD的裝置結構中，例如，源極和漏極形成為使電流將在源極和漏極之間平行于半導體層的表面流動。一些推薦的裝置具有這樣的構造，在該構造中，如上所述柵極電極形成在源極和漏極之間的半導體層的表面上，絕緣膜插設在半導體層和柵極電極之間(例如，見JP-A-2009-152234(專利文件1)中的圖2)。

在固態成像裝置的情況下，如果像素區域(具有設置在其中的像素)和邏輯區域(具有用于驅動形成在其中的像素的電路)形成在一個半導體基板上，則對于裝置的小型化是有利的。

發明內容

如下所述的問題可能發生在包括形成在一個半導體基板上的像素區域和邏輯區域的固態成像裝置中，像素區域具有排布在其中的CMD構成的像素。

MOSFET(金屬氧化物半導體場效應晶體管)用作設置在邏輯區域中的晶體管裝置。MOSFET優選提供有盡可能高的導通/截止轉換性能。為此目的，這樣的MOSFET的導通電流例如可通過增加MOSFET的溝道和柵極之間的溝道-柵極電容而增加。導通電流可通過形成小厚度的氧化硅膜的柵極絕緣膜而增加。

這樣的裝置的CMD優選形成為使得由于光電轉換而產生的載流子(電子或空穴)將引起源極電壓以最大可能的效率改變。為此目的，溝道和柵極之間的溝道-柵極電容可保持得小于傳感器部分和溝道之間的傳感器-溝道電容。就是說，需要保持傳感器-溝道電容盡可能大，并且保持溝道-柵極電容盡可能小。通過形成大厚度的柵極絕緣膜可將溝道-柵極電容保持得小，這與MOSFET中采取的步驟相反。

如上所述，設置在邏輯區域中的MOSFET和設置在像素區域中的CMD面臨它們各自柵極絕緣膜厚度與裝置所需性能之間的平衡(trade-off)。因此，當像素區域和邏輯區域要形成在同一半導體基板上時，需要以分離的制造步驟形成像素區域中的柵極絕緣膜和邏輯區域中的柵極絕緣膜。在此情況下，由于例如需要以不同制造步驟形成用于的邏輯區域和像素區域的圖案化掩模，裝置的制造步驟的數目增加，這導致生產成本的增加以及周轉時間(turn?around?time，TAT)的增加。

在此情形下，希望滿足兩方面的需求，即在一個半導體基板上形成MOSFET和CMD的需求和采用高效的制造步驟提供高性能的MOSFET和CMD的需求。

本發明的實施例涉及半導體裝置，其包括：MOS型場效應晶體管，形成在半導體基板上并且具有設定為預定雜質濃度的第一柵極電極；以及電荷調制器件，形成在該半導體基板上并且具有設定為預定雜質濃度的第二柵極電極，第二柵極電極的雜質濃度低于第一柵極電極的雜質濃度。因此，電荷調制器件的第二柵極電極的電阻設定為高于MOS型場效應晶體管的第一柵極電極的電阻。

在根據本發明實施例的半導體裝置中，第一柵極電極的雜質濃度可設定為使得第一柵極電極與(形成在第一柵極電極與半導體基板之間的)第一柵極絕緣膜之間的界面處產生的第一耗盡層的電容不超過預定值，并且第二柵極電極的雜質濃度可設定為使得第二柵極電極與(形成在第二柵極電極與半導體基板之間的)第二柵極絕緣膜之間的界面處產生的第二耗盡層的電容超過第一耗盡層的電容。因此，MOS型場效應晶體管的溝道-柵極電容設定為大值，并且電荷調制器件的溝道-柵極電容設定為小值。

在根據本發明實施例的半導體裝置中，半導體基板可具有像素區域和電路區域，像素區域具有設置在其中的像素，電路區域包括驅動像素的驅動電路。電荷調制器件可形成為像素。MOS型場效應晶體管可形成在電路區域中。因此，第一柵極電極和第二柵極電極的雜質濃度在摻雜步驟中設定，摻雜步驟分別用于在與像素區域和電路區域相關聯而定義的區域中設定不同的雜質濃度。

在根據本發明實施例的半導體裝置中，第一柵極電極摻雜的雜質可與第二柵極電極摻雜的雜質為相同的物質。因此，用于設定雜質濃度的摻雜步驟的部分執行為共同的工藝。

在根據本發明實施例的半導體裝置中，第一柵極電極和第二柵極電極可由相同的電極材料層形成。因此，第一柵極電極和第二柵極電極通過在同一制造步驟中加工電極材料層而同時形成。