[發(fā)明專利]用于三維集成電路(3DIC)的穿透硅通孔(TSV)的測試結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201110317964.5
• 申請日: 2011-10-18
• 公開（公告）號: CN102456668A
• 公開（公告）日: 2012-05-16
• 發(fā)明（設(shè)計(jì)）人: 林鴻志;王敏哲;彭經(jīng)能;陳顥
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 北京德恒律師事務(wù)所 11306
• 代理人: 陸鑫;高雪琴

相關(guān)申請的交叉參考

本申請要求于2010年10月26日提交的美國臨時(shí)專利申請第61/406,763號以及2010年10月27日提交的美國臨時(shí)專利申請第61/407,268號的優(yōu)先權(quán)，其全部內(nèi)容并入本申請作為參考。

技術(shù)領(lǐng)域

本發(fā)明基本上涉及集成電路，更具體地來說，涉及三維集成電路(3DIC)。

背景技術(shù)

各種電子元件(即，晶體管、二極管、電阻器、電容器等等)集成密度的不斷改進(jìn)帶動(dòng)了集成電路的迅猛發(fā)展。在很大程度上，集成密度上的改進(jìn)來自于最小元件尺寸的不斷減小，從而使得在給定芯片區(qū)域上能夠集成更多的元件。

集成元件所占據(jù)位置接近半導(dǎo)體晶圓的表面。盡管光刻法的快速發(fā)展為二維(2D)集成電路的形成帶來了相當(dāng)大的發(fā)展，但是在二維中對密度存在著物理限制。而且，當(dāng)有更多器件放置到一個(gè)芯片中時(shí)，所需要的設(shè)計(jì)更加復(fù)雜。隨著器件數(shù)量的增加，由器件之間互連的數(shù)量和長度的巨大增長而產(chǎn)生了附加限制。當(dāng)互連的數(shù)量和長度增加時(shí)，電路RC延遲和能量損耗增加。

由此產(chǎn)生出了三維集成電路(3DIC)，其中，可以將管芯堆疊，利用引線接合、倒裝芯片接合、和/或穿透硅通孔(TSV)將管芯堆疊在一起，并且將管芯連接到封裝基板。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供了一種用于在基板上鏈接穿透硅通孔(TSV)的測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括：多個(gè)TSV，從所述基板的第一表面延伸到相對于所述第一對面的所述基板的第二表面，其中，所述多個(gè)TSV通過互連而鏈接在一起，以及多個(gè)測試焊盤，其中，所述多個(gè)測試焊盤中的至少一個(gè)接地到所述基板，并且，其中，剩下的所述多個(gè)測試焊盤或者與所述鏈接的TSV連接，或者接地。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，鏈接所述多個(gè)TSV的所述互連包括重分布層中的結(jié)構(gòu)。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，多個(gè)測試焊盤包括五個(gè)測試焊盤，一個(gè)測試焊盤接地到所述基板，兩個(gè)測試焊盤連接到所述鏈接的TSV的一端，剩下的兩個(gè)測試焊盤鏈接到所述鏈接的TSV的另一端。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，配置所述測試結(jié)構(gòu)以實(shí)施電性測試，從而確定所述基板上的所述多個(gè)TSV的質(zhì)量和特性。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，配置所述測試結(jié)構(gòu)以測試所述鏈接的TSV的頻率、電阻、電容和泄露。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述多個(gè)TSV的數(shù)量等于或者大于約2。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述多個(gè)TSV以菊花鏈方式鏈接在一起。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，包括：多于一個(gè)測試區(qū)域，并且，其中，每個(gè)所述測試區(qū)域都有所述的五個(gè)測試焊盤。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述基板的所述多個(gè)TSV在每個(gè)所述測試區(qū)域中鏈接在一起，并且鏈接在一個(gè)所述測試區(qū)域中的所述TSV進(jìn)一步與在另一測試區(qū)域內(nèi)鏈接的所述TSV相鏈接，從而能夠測試每個(gè)測試區(qū)域中的TSV以及穿過多個(gè)所述測試區(qū)域的所述鏈接的TSV。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述測試結(jié)構(gòu)位于所述結(jié)構(gòu)的管芯內(nèi)。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，進(jìn)一步包括：倍頻器；以及分頻器，其中，所述倍頻器和所述分頻器能夠連接到所述鏈接的TSV，從而允許通過所述測試結(jié)構(gòu)在所述TSV上實(shí)施高頻率測試。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述互連包括：重分布層的重分布結(jié)構(gòu)、金屬層、或者通孔中的至少一種。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述測試結(jié)構(gòu)包括多個(gè)測試區(qū)域，并且，其中，所述多個(gè)測試區(qū)域的一個(gè)中的所述TSV具有第一尺寸和第一間距，所述多個(gè)測試區(qū)域的另一個(gè)中的所述TSV具有第二尺寸和第二間距，并且，其中，所述第二尺寸或所述第二間距的至少之一分別不同于所述第一尺寸或所述第一間距。

根據(jù)本發(fā)明所述的一種測試三維集成電路(3DIC)的測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括：第一基板，具有多個(gè)第一穿透硅通孔(TSV)和至少五個(gè)測試焊盤，其中，所述多個(gè)第一TSV通過互連鏈接在一起，其中，所述五個(gè)測試焊盤中的一個(gè)接地到基板，并且，其中，剩下的四個(gè)所述測試焊盤中的兩個(gè)電連接到所述多個(gè)第一TSV中的一個(gè)，剩下的兩個(gè)所述測試焊盤電連接到所述多個(gè)第一TSV中的另一個(gè)；以及第二基板，其中，所述第二基板通過金屬凸塊接合到所述第一基板。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，所述金屬凸塊與所述多個(gè)第一TSV對準(zhǔn)。

根據(jù)本發(fā)明所述的測試結(jié)構(gòu)，其中，鏈接所述多個(gè)第一TSV的至少一部分互連位于所述第二基板上。