[發明專利]半導體的接觸孔結構及其制作方法

無效

• 申請號: 201110315287.3
• 申請日: 2011-10-17
• 公開（公告）號: CN103050433A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 周俊卿;張海洋
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體接觸孔結構及其制作方法。

背景技術

隨著半導體技術的發展，超大規模集成電路芯片的集成度已經高達幾億乃至幾十億個器件的規模，大規模集成電路的布線更為復雜，兩層以上的多層金屬互連技術廣泛使用。因此，用來連接器件的接觸孔或者層間連接的通孔是多層互連中非常關鍵的一種結構。它們的好壞直接影響器件的特性以及產品的成品率。

制作接觸孔或通孔的關鍵步驟在于孔的刻蝕，就是在兩層互連金屬線或者電性摻雜區域與上層金屬之間的層間膜內刻蝕出一系列通孔的過程。在通孔里面填入用于兩層金屬線間的互連金屬，通過這些金屬線才把成千上萬的晶體管連成具有一定功能的器件回路。這個過程中，上下兩層金屬線通過通孔的對準非常關鍵，它直接影響到上下兩層電連接的質量。當通孔與下層金屬線或有源區未完全對準或出現錯位的情形下(常常出現在光刻和刻蝕工藝)，嚴重時會導致通孔之間斷路或其他副作用，導致產品成品率降低。當通孔尺寸較大時或電學規則不嚴的情況下，這種問題還不太嚴重；但通孔尺寸較小時，比如0.18微米或以下的工藝技術，通孔電阻的電學規則較嚴，通孔之間的距離很短，如果通孔和下層的金屬線出現位錯，TiN在通孔側墻底部的覆蓋性很差，從而導致通孔電阻偏高或SiO₂被刻蝕引起短路等現象。

因而，確有必要改善現有的接觸孔制造工藝以避免集成度提高而產生的短路現象。

發明內容

本發明的目的是提供一種接觸孔的制作方法，減少半導體器件層間連接的接觸不良或者短路的情況，從而提高器件的可靠性，提高產品的產能和產品良率。

本發明的另一目的是提供一種半導體接觸孔，其可以減少或避免半導體器件層間連接的接觸不良或者短路的情況，從而提高器件的可靠性。

為了達到上述目的，本發明提供了一種接觸孔的制作方法，包括：提供一半導體基底，其內設置有導電區域；在半導體基底上依次形成第一、第二介質層，在第二介質層上形成掩膜，所述掩膜在對應所述導電區域處形成有缺口；利用所述掩膜刻蝕所述第二介質層、第一介質層，以在第一、二介質層內形成與所述導電區域相連的通孔，其中，所述第一介質層內通孔的寬度小于所述第二介質層內通孔的寬度。

可選的，刻蝕所述第二介質層、第一介質層后，另包括：

去除所述掩膜；

在所述通孔內填充導電材料。

可選的，所述導電材料為鎢或銅。

可選的，在所述通孔內填充導電材料之前，所述方法另包括在所述通孔底部和側墻沉積阻擋層的步驟，所述阻擋層的材料為TaN或CuMn。

可選的，在所述刻蝕中，第一介質層和第二介質層的刻蝕比在3到5。

可選的，第一介質層/第二介質層的材料組合是等離子增強氧化硅/富硅氧化硅、氮化硅/摻氮碳化硅、低介電常數氧化硅/等離子增強氧化硅組合中的一種。

可選的，第一介質層內的通孔的截面形狀為上寬下窄的梯形。

可選的，所述掩膜為無定形碳和摻氮氧化硅組合，或低溫氧化硅和有機材料組合，或Si-ARC和有機材料組合。

可選的，利用沉積工藝形成所述第一、二介質層。

為了達到上述目的，本發明還提供一種半導體的接觸孔結構，包括：

半導體基底，其內設置有導電區域；

依次形成在所述半導體基底上的第一、二介質層；

形成在所述第一、二介質層內并與所述導電區域相連的通孔，其中，所述第一介質層內通孔的寬度小于所述第二介質層內通孔的寬度。

可選的，另包括填充在所述通孔內的導電材料。

可選的，所述導電材料為鎢或銅。

可選的，在所述導電材料與所述通孔底部、側墻之間形成有阻擋層，所述阻擋層的材料為TaN或CuMn。

可選的，第一介質層和第二介質層的刻蝕比范圍為3到5。

可選的，所述第一介質層/第二介質層的材料組合是等離子增強氧化硅/富硅氧化物、氮化硅/摻氮碳化硅、低介電常數氧化硅/等離子增強氧化硅中的一種。

可選的，所述第一介質層內的通孔的截面形狀為上寬下窄的梯形。

與現有技術相比，上述技術方案的優點是：

由于通孔下方的寬度較小，使得其與導電區域的接觸面積變小，從而減小了與極區錯開的幾率。

另外，通過在導電區域上方設置兩層刻蝕率不同的介質層，其中上面一層的刻蝕率要低于下面一層，由于下面一層材料產生的聚合物更多，堆積下來會形成斜面，于是在下面一層材料中產生倒梯形結構，實現接觸孔寬度的減小。