[發(fā)明專利]MOSFET及其制造方法

有效

• 申請?zhí)枺?/td>: 201110308554.4
• 申請日: 2011-10-12
• 公開（公告）號: CN103050525A
• 公開（公告）日: 2013-04-17
• 發(fā)明（設(shè)計）人: 朱慧瓏;梁擎擎;尹海洲;駱志炯
• 申請（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 王波波

1.一種在SOI晶片中形成的MOSFET，所述SOI晶片包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上，所述MOSFET包括：

淺溝槽隔離區(qū)，在所述半導(dǎo)體層中限定有源區(qū)；

柵疊層，位于所述半導(dǎo)體層上；

源區(qū)和漏區(qū)，位于所述半導(dǎo)體層中且位于所述柵疊層兩側(cè)；

溝道區(qū)，位于所述半導(dǎo)體層中且夾在所述源區(qū)和漏區(qū)之間；

背柵，位于所述半導(dǎo)體襯底中；

第一假柵疊層，與所述半導(dǎo)體層和所述淺溝槽隔離區(qū)之間的邊界重疊；以及

第二假柵疊層，位于所述淺溝槽隔離區(qū)上，

其中，所述MOSFET還包括位于柵疊層和第一假柵疊層之間并且分別與源區(qū)和漏區(qū)電連接的導(dǎo)電通道、以及位于第一假柵疊層和第二假柵疊層之間并且與背柵電連接的導(dǎo)電通道。

2.根據(jù)權(quán)利要求1所述的MOSFET，其中所述背柵的摻雜類型與MOSFET的類型相同或相反。

3.根據(jù)權(quán)利要求1所述的MOSFET，其中所述背柵中的摻雜濃度為1×10¹⁷/cm³至1×10²⁰/cm³。

4.根據(jù)權(quán)利要求1所述的MOSFET，其中所述柵疊層、所述第一假柵疊層和所述第二假柵疊層具有相同的結(jié)構(gòu)。

5.根據(jù)權(quán)利要求4所述的MOSFET，其中所述柵疊層、所述第一假柵疊層和所述第二假柵疊層分別包括柵介質(zhì)層和柵導(dǎo)體。

6.根據(jù)權(quán)利要求1所述的MOSFET，還包括在背柵、源區(qū)和漏區(qū)的表面上形成的硅化物，導(dǎo)電通道與硅化物接觸。

7.一種在SOI晶片上制造MOSFET的方法，所述SOI晶片包括半導(dǎo)體襯底、絕緣埋層和半導(dǎo)體層，所述絕緣埋層位于所述半導(dǎo)體襯底上，所述半導(dǎo)體層位于所述絕緣埋層上，所述方法包括：

在所述半導(dǎo)體中形成淺溝槽隔離區(qū)以限定有源區(qū)；

執(zhí)行背柵離子注入，在所述半導(dǎo)體襯底中形成背柵；

在所述半導(dǎo)體層上形成柵疊層；

在所述半導(dǎo)體層和所述淺溝槽隔離區(qū)之間的邊界重疊的位置形成第一假柵疊層；

在所述淺溝槽隔離區(qū)上形成第二假柵疊層；

采用柵疊層和第一假柵疊層作為硬掩模，執(zhí)行源/漏離子注入，在所述半導(dǎo)體層中形成自對準(zhǔn)的源區(qū)和漏區(qū)；以及

在柵疊層和第一假柵疊層之間形成分別與源區(qū)和漏區(qū)電連接的導(dǎo)電通道，并且在第一假柵疊層和第二假柵疊層之間形成與背柵電連接的導(dǎo)電通道。

8.根據(jù)權(quán)利要求7所述的方法，其中，執(zhí)行背柵離子注入的注入劑量為1×10¹³/cm²至1×10¹⁵/cm²。

9.根據(jù)權(quán)利要求7所述的方法，其中，在執(zhí)行背柵離子注入中采用的摻雜劑的摻雜類型與MOSFET的類型相同或相反。

10.根據(jù)權(quán)利要求7所述的方法，其中在相同的步驟中同時形成柵疊層、第一假柵疊層和第二假柵疊層。

11.根據(jù)權(quán)利要求7所述的方法，在執(zhí)行源/漏離子注入的步驟和形成導(dǎo)電通道的步驟之間，還包括采用柵疊層、第一假柵疊層和第二假柵疊層作為硬掩模，在背柵、源區(qū)和漏區(qū)的表面上形成硅化物。