[發明專利]半導體器件的制造方法有效

申請號：	201110298139.5	申請日：	2011-09-30
公開（公告）號：	CN103035566A	公開（公告）日：	2013-04-10
發明（設計）人：	王新鵬;張海洋	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/768	分類號：	H01L21/768
代理公司：	上海思微知識產權代理事務所(普通合伙) 31237	代理人：	屈蘅;李時云
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	半導體器件制造方法
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【說明書】：

技術領域

本發明涉及一種半導體器件的制造方法，尤其涉及一種將前道制程(Front-End-Of-Line，FEOL)和后道制程(Back-End-Of-Line，BEOL)分開進行，分別完成后連接在一起的半導體器件的制造方法。

背景技術

半導體器件的制造工藝通常分為前道制程(Front-End-Of-Line，FEOL)和后道制程(Back-End-Of-Line，BEOL)。

所述前道制程(也稱前段制程)利用光刻、刻蝕、化學機械研磨(CMP)以及離子注入等工藝，在半導體襯底上形成核心電路以及在所述核心電路上形成引出連線層，所述核心電路包括在所述半導體襯底上形成單元結構(Cell)以及所述單元結構之間的隔離結構，所述單元結構例如是MOS結構，所述隔離結構例如是淺溝槽隔離結構(STI)，以MOS結構為例，形成每個MOS結構的源極區、漏極區和柵極區等。所述后道制程(也稱后段制程)利用光刻、刻蝕、化學機械研磨以及電鍍等工藝，在核心電路及其引出連線層上形成金屬連線(Wiring)的工藝過程，根據半導體器件的功能要求，將核心電路的各單元結構通過多層的金屬互連線連線引出。

在現有技術中，后道制程是在前道制程工藝完成后，在所述核心電路的引出連線層上形成金屬互連層、介質層和層間通孔(Via)，依次從底層互連層至頂層互連層，并且各層金屬互連層之間不相連部分通過形成多層介質層間隔開，相連部分通過形成層間通孔連接，從而將核心電路從引出連線層，依次經過底層互連層至頂層互連層，引出到頂部焊墊(Pads)，以進行后續芯片封裝(Chip?Package)，半導體器件通常包括十層以上金屬互連層，因此后道制程的工藝較為復雜，故工藝時間非常長。

此外，為實現不同芯片之間的封裝，將具有不同功能的芯片連接在一起，以降低半導體器件的面積，提高集成度，故引入了穿透硅通孔(Through?Silicon?Via，TSV)技術。所述TSV技術是形成TSV穿通整個晶圓的半導體襯底，并在TSV中形成穿透硅通孔連線，從而將一個單元結構或芯片的頂層互連層與其它單元結構或芯片電性連接起來。所述TSV技術是一種三維封裝技術，能夠形成三維集成電路的半導體器件，是半導體工業的新興發展方向。

現有工藝技術中，為保證半導體襯底的機械強度，通常半導體襯底的厚度已達到500um～900um，遠遠大于現有技術中TSV能夠達到的長度，故通常形成TSV之后，需要對半導體襯底的遠離核心電路的一面(背面)進行化學機械研磨，降低半導體襯底的厚度，然后利用電鍍的方法在TSV中形成金屬連線。然而，上述方法在化學機械研磨所述半導體襯底遠離核心電路的一面(背面)時，化學機械研磨對半導體襯底產生的機械壓力對半導體襯底正面的核心電路產生副作用，影響半導體器件的性能，同時半導體器件中前道制程和后道制程同時形成延長了工藝時間，大大降低了效率。

發明內容

本發明的目的是提供一種半導體器件的制造方法，無需對半導體襯底的遠離核心電路的一面(背面)進行化學機械研磨，消除了化學機械研磨對半導體襯底正面的核心電路的不利影響，并且能夠縮短半導體器件制作工藝時間。

為解決上述問題，本發明提供一種半導體器件的制造方法，包括前道制程、后道制程和固定步驟，所述前道制程和后道制程同時進行，其中，

所述前道制程包括：

提供一半導體襯底，形成核心電路，所述核心電路上形成有引出連線層；

在所述半導體襯底的核心電路旁形成第一穿透硅通孔；

在所述第一穿透硅通孔中形成第一通孔金屬層；

所述后道制程包括：

提供一基底，由下至上依次形成頂層互連層至底層互連層，所述底層互連層與所述核心電路的引出連線層位置相適配；

在所述基底上形成第二穿透硅通孔，所述第二穿透硅通孔與所述頂層互連層中金屬連線連通，且所述第二穿透硅通孔與所述第一穿透硅通孔相適配；

在所述第二穿透硅通孔中形成第二通孔金屬層；

所述固定步驟包括：