[發(fā)明專利]一種分散聚合式DMA方法及裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201110296634.2
• 申請(qǐng)日: 2011-09-27
• 公開(kāi)（公告）號(hào): CN102314400A
• 公開(kāi)（公告）日: 2012-01-11
• 發(fā)明（設(shè)計(jì)）人: 蘭進(jìn)城;張杰;景博;曹捷;林文富;鄭田豐
• 申請(qǐng)（專利權(quán)）人: 廣東威創(chuàng)視訊科技股份有限公司
• 主分類號(hào): G06F13/28
• 分類號(hào): G06F13/28
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 趙景平;逯長(zhǎng)明

1.一種分散聚合式DMA方法，其特征在于，包括：

CPU將DMA鏈表存儲(chǔ)到FPGA之外的存儲(chǔ)單元中；

DMA控制器從所述CPU獲得總線控制權(quán)后，讀取所述DMA鏈表，并根據(jù)所述DMA鏈表將外部存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)傳送到顯存或內(nèi)存中；

在所述DMA鏈表對(duì)應(yīng)的數(shù)據(jù)傳送完成后，DMA控制器釋放總線控制權(quán)給所述CPU。

2.根據(jù)權(quán)利要求1所述的分散聚合式DMA方法，其特征在于，

所述CPU將DMA鏈表存儲(chǔ)到FPGA之外的存儲(chǔ)單元中包括：所述CPU將DMA鏈表存儲(chǔ)到所述外部存儲(chǔ)器中；

所述DMA控制器讀取所述DMA鏈表包括：所述DMA控制器根據(jù)DMA鏈表存儲(chǔ)在所述外部存儲(chǔ)器的地址讀取所述DMA鏈表。

3.根據(jù)權(quán)利要求1所述的分散聚合式DMA方法，其特征在于，

所述CPU將DMA鏈表存儲(chǔ)到FPGA之外的存儲(chǔ)單元中包括：所述CPU將DMA鏈表存儲(chǔ)到所述顯存或內(nèi)存中；

所述DMA控制器讀取所述DMA鏈表包括：所述DMA控制器通過(guò)總線讀取所述DMA鏈表。

4.根據(jù)權(quán)利要求1至3任一項(xiàng)所述的分散聚合式DMA方法，其特征在于，所述方法還包括：

數(shù)據(jù)采集器將采集的數(shù)據(jù)存儲(chǔ)到所述外部存儲(chǔ)器中。

5.根據(jù)權(quán)利要求4所述的分散聚合式DMA方法，其特征在于，所述數(shù)據(jù)采集器和所述DMA控制器由所述FPGA實(shí)現(xiàn)。

6.一種分散聚合式DMA裝置，其特征在于，包括：CPU、DMA控制器、外部存儲(chǔ)器、FPGA之外的存儲(chǔ)單元、以及顯存或內(nèi)存；

所述CPU，用于將DMA鏈表存儲(chǔ)到所述FPGA之外的存儲(chǔ)單元中；

所述DMA控制器，用于從所述CPU獲得總線控制權(quán)后，讀取所述DMA鏈表，并根據(jù)所述DMA鏈表將所述外部存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)傳送到所述顯存或內(nèi)存中，在所述DMA鏈表對(duì)應(yīng)的數(shù)據(jù)傳送完成后，釋放總線控制權(quán)給所述CPU。

7.根據(jù)權(quán)利要求6所述的分散聚合式DMA裝置，其特征在于，所述FPGA之外的存儲(chǔ)單元為所述外部存儲(chǔ)器；

所述DMA控制器根據(jù)DMA鏈表存儲(chǔ)在所述外部存儲(chǔ)器的地址讀取所述DMA鏈表。

8.根據(jù)權(quán)利要求6所述的分散聚合式DMA裝置，其特征在于，所述FPGA之外的存儲(chǔ)單元為所述顯存或內(nèi)存；

所述DMA控制器通過(guò)總線讀取所述DMA鏈表。

9.根據(jù)權(quán)利要求6至8任一項(xiàng)所述的分散聚合式DMA裝置，其特征在于，所述裝置還包括：

數(shù)據(jù)采集器，用于將采集的數(shù)據(jù)存儲(chǔ)到所述外部存儲(chǔ)器中。

10.根據(jù)權(quán)利要求9所述的分散聚合式DMA裝置，其特征在于，所述數(shù)據(jù)采集器和所述DMA控制器由所述FPGA實(shí)現(xiàn)。