[發明專利]半導體裝置

無效

• 申請號: 201110287826.7
• 申請日: 2011-09-26
• 公開（公告）號: CN102568552A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 邊相鎮;金泰均
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/00
• 分類號: G11C7/00;H01L25/065
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關申請的交叉引用

本申請要求2010年11月17日向韓國知識產權局提交的韓國專利申請No.10-2010-0114409的優先權，其全部內容通過引用合并于此。

技術領域

本發明的各個實施例涉及一種半導體裝置。具體而言，某些實施例涉及一種具有多個芯片的半導體裝置，所述半導體裝置對所述多個芯片執行有效的ID分配。

背景技術

為了提高半導體裝置的集成度，已經開發出3D(三維)半導體裝置，在所述3D半導體裝置中，將多個芯片層疊并封裝成單個封裝以提高集成度。由于3D半導體裝置中包括多個芯片，因此3D半導體裝置被配置成可以利用使半導體裝置能夠在各個芯片之中選擇某個芯片的電信號來區分各個芯片。

圖1是示意性地說明包括芯片選擇電路的現有技術的半導體裝置的配置的圖。由圖1可以看出，構成半導體裝置的三個芯片Chip1至Chip3被層疊成未對齊的、類似于臺階的形狀。各個芯片Chip1至Chip3具有用于接收芯片選擇信號的芯片選擇引腳ChipSelection?Pin?1和Chip?Selection?Pin?2。由兩個芯片選擇引腳Chip?Selection?Pin?1和Chip?Selection?Pin?2將兩個電壓VDD和VSS施加到各個芯片Chip1至Chip3?？梢曰谒┘拥膬蓚€電壓VDD和VSS來選擇三個芯片Chip1至Chip3中的一個。在現有技術的半導體裝置中，當如上述那樣為每個芯片提供兩個芯片選擇引腳Chip?Selection?Pin?1和Chip?Selection?Pin?2時，最多可以選擇四個芯片。

但是，由于在現有技術的半導體裝置中要如上述那樣額外地設置芯片選擇引腳，因此難以確保芯片足夠的尺寸(footage)，而且僅可以選擇有限數目的芯片。此外，半導體裝置應當設置有用于將電壓VDD和VSS與芯片選擇引腳Chip?Selection?Pin?1和Chip?Selection?Pin?2連接的引線，這使得整個電路配線復雜。另外，由于芯片會被層疊成未對齊的、類似臺階的形狀，因此封裝半導體裝置是復雜和困難的。

近來，已經開發了使用穿通硅通孔(TSV)的3D半導體裝置。所述3D半導體裝置可以包括多個芯片。所述多個芯片可以經由TSV彼此電連接?？梢酝ㄟ^層疊相同類型或不同類型的芯片來形成使用TSV的半導體裝置。就此而言，通常通過層疊至少一個主芯片和具有相同結構的多個從芯片來形成半導體裝置。主芯片與從芯片可以具有相同或不同的結構。

圖2是示意性地說明使用TSV的半導體裝置的結構的圖。如圖2所示，主芯片與多個從芯片可經由TSV彼此電連接。所述多個從芯片通過接收器共同接收經由TSV從主芯片傳送來的數據信號，主芯片經由TSV借助收發器接收從各個芯片傳送來的信號。例如，當經由TSV傳送信號時，所有的從芯片接收信號，這觸發所有的從芯片都操作。因此，需要一種僅選擇要操作的從芯片的方法。通過指定要操作的從芯片，盡管所有的從芯片都共同地從主芯片接收信號，但只有實際上要操作的從芯片能接收信號然后進行操作。

發明內容

因此，需要一種改進的3D半導體裝置，其能夠有效率地分配ID給其中的多個芯片。

為了實現優點且根據本發明的目的，如在此實施并概括性描述的，本發明的一個示例性方面可以提供一種具有層疊的第一芯片和第二芯片的半導體裝置，所述半導體裝置包括：第一芯片的第一穿通線，第一芯片的第一穿通線被配置成與第二芯片的第一穿通線電連接，并接收第一編碼信號；第一芯片的第二穿通線，第一芯片的第二穿通線被配置成接收第二編碼信號；以及第二芯片的第二穿通線，第二芯片的第二穿通線被配置成與第一芯片的第一穿通線電連接，并接收第一編碼信號。

在本發明另一個示例性方面中，一種半導體裝置可以包括：第一至第三芯片，第一至第三芯片每個都具有第一至第三穿通線，其中，第一至第三芯片中的每個經由其第一穿通線來接收第一編碼信號，第一芯片的第二穿通線和第三穿通線分別傳送第二編碼信號和第三編碼信號，其中，第二芯片的第二穿通線與第一芯片的第一穿通線和第三芯片的第三穿通線電連接，第二芯片的第三穿通線與第一芯片的第二穿通線電連接，第三芯片的第二穿通線與第二芯片的第一穿通線電連接。