[發明專利]半導體集成裝置中的延遲電路以及逆變器

有效

• 申請號: 201110287252.3
• 申請日: 2011-09-15
• 公開（公告）號: CN102544006A
• 公開（公告）日: 2012-07-04
• 發明（設計）人: 富田敬
• 申請（專利權）人: OKI半導體株式會社
• 主分類號: H01L27/088
• 分類號: H01L27/088;H02M7/515
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李偉;王軼

技術領域

本發明涉及半導體集成裝置中的延遲電路和構建該延遲電路的逆變器。

背景技術

作為在半導體集成裝置中實現延遲電路的方法，公知的設計手法有，將實現所需延遲時間的數量的逆變器元件串聯連接。然而，在這種延遲電路中，存在隨著制造上的偏差、電源電位的變動或者環境溫度的變化而對所需的延遲時間上產生較大的誤差的問題。

因此，提出了一種能夠對伴隨著溫度變化的延遲時間的變動進行抑制的滯后逆變器電路(例如，參照專利文獻1)。在該滯后逆變器電路中，通過場效應晶體管(Field?effect?transistor，簡稱FET)以及電阻串聯連接而成的熱敏電路(參照專利文獻1的圖1的P4以及R1、N4以及R2)，向逆變器元件施加與環境溫度相對應的電位，而使逆變器元件的閾值隨著環境溫度發生變更。由此，無論環境溫度變化與否，總是能夠得到恒定的延遲時間。

然而，在上述熱敏電路中，利用導通電阻隨著溫度變化而發生變化的FET的特性，將FET(P4、N4)作為電阻使用，因此向其柵極端直接地施加接地電位或者電源電位。因此，存在因發生靜電放電而破壞FET(P4、N4)的柵極的危險。

進一步，由于上述熱敏電路是為了生成所需的電位而串聯連接FET以及電阻的分壓電路，所以在該熱敏電路內一直會流過直流電流而存在耗電量變大的問題。

專利文獻1：日本特開昭63-226110號

發明內容

本發明是為了解決上述問題而提出的，其目的在于提供一種半導體集成裝置中的延遲電路以及逆變器，使其對靜電放電的耐受性高，且以低耗電既可抑制延遲時間的偏差。

本發明的半導體集成裝置中的延遲電路，該延遲電路是多個逆變器相互進行級聯連接而成的延遲電路，該逆變器包括：一對第一FET，分別具有第一導電型的溝道，并且一個第一FET的漏極和另一個第一FET的源極在第一連接點上相互連接，且各自的柵極彼此在輸入點上連接，在所述一個第一FET的源極上施加有第一電位，且所述另一個第一FET的漏極與輸出點連接；及一對第二FET，相互具有第二導電型的溝道，并且一個第二FET的漏極和另一個第二FET的源極在第二連接點上相互連接，且各自的柵極彼此在所述輸入點上相互連接，在所述一個第二FET的源極上施加有第二電位，且所述另一個第二FET的漏極與所述輸出點連接；所述逆變器還包括：第一附加FET，其在所述輸出點處于所述第二電位的狀態時，將所述第二電位施加到所述第一連接點；第二附加FET，其向所述第一附加FET供給所述第二電位；第三附加FET，其源極上施加有所述第一電位，且其漏極與所述第二附加FET的柵極連接；第四附加FET，其源極上施加有所述第二電位，且其柵極以及漏極皆與所述第三附加FET的柵極連接；第五附加FET，其在所述輸出點處于所述第一電位的狀態時，將所述第一電位施加到所述第二連接點；第六附加FET，其向所述第五附加FET供給所述第一電位；第七附加FET，其源極上施加有所述第二電位，且其漏極與所述第六附加FET的柵極連接；第八附加FET，其源極上施加有所述第一電位，且其柵極以及漏極皆與所述第七附加FET的柵極連接。

本發明的半導體集成裝置中的逆變器，其輸出使輸入信號的電平反轉的信號，該逆變器具有：一對第一FET，分別具有第一導電型的溝道，并且一個第一FET的漏極和另一個第一FET的源極在第一連接點上相互連接，且各自的柵極彼此在輸入點上連接，在所述一個第一FET的源極上施加有第一電位，且所述另一個第一FET的漏極與輸出點連接；一對第二FET，相互具有第二導電型的溝道，并且一個第二FET的漏極和另一個第二FET的源極在第二連接點上相互連接，且各自的柵極彼此在所述輸入點上相互連接，在所述一個第二FET的源極上施加有第二電位，且所述另一個第二FET的漏極與所述輸出點連接；第一附加FET，其在所述輸出點處于所述第二電位的狀態時，將所述第二電位施加到所述第一連接點；第二附加FET，其向所述第一附加FET供給所述第二電位；第三附加FET，其源極上施加有所述第一電位，且其漏極與所述第二附加FET的柵極連接；第四附加FET，其源極上施加有所述第二電位，且其柵極以及漏極皆與所述第三附加FET的柵極連接；

第五附加FET，其在所述輸出點處于所述第一電位的狀態時，將所述第一電位施加到所述第二連接點；第六附加FET，其向所述第五附加FET供給所述第一電位；第七附加FET，其源極上施加有所述第二電位，且其漏極與所述第六附加FET的柵極連接；以及第八附加FET，其源極上施加有所述第一電位，且其柵極以及漏極皆與所述第七附加FET的柵極連接。