[發明專利]隔離結構和包含隔離結構的元件結構

有效

• 申請號: 201110285269.5
• 申請日: 2011-09-23
• 公開（公告）號: CN102709286A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 李仲仁;任興華;江昱德
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 臧建明

技術領域

本發明涉及一種隔離結構及包含其的元件結構，此元件結構可為用于易失或非易失存儲裝置的存儲器結構。

背景技術

典型的存儲器陣列，例如動態隨機存取存儲器或閃速存儲器陣列，包含字元線和與字元線交錯的位元線，且可應用垂直金氧半晶體管而得4F²存儲單元。對下個世代的4F²存儲單元而言，至少因為簡化的中間線(middle?of?line，MOL)制程，埋入式位元線的設計是重要的。

圖1是現有技術中埋入式位元線和對應的垂直晶體管的結構的垂直剖面圖(a)和橫剖面圖(b)，其中剖面線A-A’/B-B’對應于圖1的(a)/(b)部分。

埋入式位元線102包含半導體基底100中的溝渠108中的金屬層104和其上的摻雜多晶硅層106。金屬層104以介電層110和半導體基底100相隔。多晶硅層106兩側中的半導體基底100中形成擴散區112作為源/漏極區。溝渠108形成于各自僅含一個絕緣體的兩個傳統隔離結構114之間，且以絕緣材料116填滿。字元線118配置在埋入式位元線102上方，且以柵介電層120與垂直晶體管的通道區100a相隔。垂直晶體管的另一源/漏極區122配置在通道區100a上方。在DRAM的例子中，源/漏極區122與電容器(未示出)耦接。

由于擴散區112靠近隔離結構114，其空乏區140延伸到隔離結構114的邊界，使通道區100a變成浮置體而無法消除在操作中產生的電洞。此浮置體效應導致不必要的漏電流，而大幅降低動態隨機存取存儲單元的電荷保留性能。

發明內容

有鑒于此，本發明提供一種隔離結構，其具有隔離效果，且在用來隔離垂直晶體管時可防止浮置體效應。

本發明亦提供一種含本發明的隔離結構的元件結構。

本發明的隔離結構包括：配置于半導體基底中的溝渠中且導電類型和基底相同的摻雜半導體層、介于摻雜半導體層和基底之間的柵介電層，以及以從摻雜半導體層穿過柵介電層而來的摻質擴散而形成在基底中的擴散區。

在一個實施例中，上述隔離結構還包括在溝渠中摻雜半導體層下的金屬層，且柵介電層亦介于此金屬層和基底之間。摻雜半導體層和基底的導電類型可以是p型或n型。

本發明的元件結構包含上述本發明的隔離結構，以及隔離結構旁基底中的垂直晶體管。此垂直晶體管包括位于隔離結構中的擴散區旁的第一源/漏極區，以及第一源/漏極區上方的第二源/漏極區。第一源/漏極區和第二源/漏極區的導電型和隔離結構中的摻雜半導體層不同。

換言之，一種元件結構，包括：一半導體基底、一隔離結構以及第一垂直晶體管；半導體基底具有第一導電型；隔離結構包括：具有該第一導電型且位于該基底的第一溝渠中的第一摻雜半導體層、介于該第一摻雜半導體層及該基底之間的一柵介電層，以及位于該基底中，以從該第一摻雜半導體層穿過該柵介電層而來的摻質擴散而形成的一擴散區；第一垂直晶體管，位于該隔離結構的第一側的該基底中，且包括該擴散區旁的第一源/漏極區及位于該第一源/漏極區上方的第二源/漏極區，該第一源/漏極區及該第二源/漏極區都具有第二導電型。

在一個實施例中，第一源/漏極區與基底中另一溝渠的埋入式位元線接觸。埋入式位元線可包含另一金屬層及其上具有源/漏極區的導電類型的另一摻雜半導體層，第一源/漏極區可由該另一摻雜半導體層的摻質擴散而形成。

由于本發明在第二導電型的第一源/漏極區旁設置具有第一導電型且摻質濃度高于基底的擴散區，而較高的摻質濃度導致較窄的空乏區，故可提供介于第一源/漏極區和隔離溝渠之間的第一導電型的通道。因此，舉例來說，當晶體管是n型且第一導電型是p型時，即可消除在元件操作中產生的電洞以預防浮置體效應。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1是現有技術中埋入式位元線與對應的垂直晶體管的結構的垂直剖面圖(a)和橫剖面圖(b)，其中剖面線A-A’/B-B’對應于圖1的(a)/(b)部分。

圖2是本發明一實施例的隔離結構和包含此隔離結構的元件結構的垂直剖面圖。

附圖標記：

100、200：半導體基底

100a、200a、200b、200c、200d：通道區

102、220：位元線

104、208、222：金屬層

106：多晶硅層

108、204、226：溝渠

110、228：介電層