[發(fā)明專利]基于FPGA的HPI總線上位機接口

無效

• 申請?zhí)枺?/td>: 201110283880.4
• 申請日: 2011-09-22
• 公開（公告）號: CN103019976A
• 公開（公告）日: 2013-04-03
• 發(fā)明（設(shè)計）人: 于龍沾;崔建飛
• 申請（專利權(quán)）人: 中國航天科工集團第三研究院第八三五七研究所
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA的HPI總線上位機接口，其特征在于：采用分層設(shè)計，包括以下三個層次：底層、中間層、頂層；

底層功能是產(chǎn)生HPI接口控制信號：HCNTL[1:0]、HHWIL、HRW，并控制HPI寄存器的讀寫訪問時序；

中間層功能是實現(xiàn)基本的HPI接口訪問流程，即：初始化HPIC寄存器、初始化HPIA寄存器、讀寫HPID寄存器；

頂層功能是產(chǎn)生控制邏輯，控制中間層中流程的跳轉(zhuǎn)實現(xiàn)復(fù)雜的數(shù)據(jù)傳輸功能；

底層邏輯在FPGA內(nèi)部通過狀態(tài)機實現(xiàn)，該狀態(tài)機總共st1～st9共9個狀態(tài)；st1狀態(tài)接收中間層下發(fā)的RAS(Registers?Access?Start)信號開始狀態(tài)流轉(zhuǎn)；st2狀態(tài)是控制信號HCNTL[1:0]、/HAS、HHWIL信號開始建立的狀態(tài)，滿足這些控制信號的建立時間的時序要求；st3狀態(tài)鎖存HCNTL[1:0]、/HAS、HHWIL信號的狀態(tài)，輸出到DSP的HPI接口，并產(chǎn)生CSL(control?Signals?Latched)信號反饋給中間層；st4狀態(tài)查詢DSP輸出的HRDY信號狀態(tài)，一旦數(shù)據(jù)準備好，在st5狀態(tài)進行HPI寄存器訪問，將HPI寄存器數(shù)據(jù)讀入數(shù)據(jù)總線HD[15:0]，或?qū)?shù)據(jù)總線HD[15:0]上的數(shù)據(jù)寫入HPI寄存器HPIA、HPIC、HPID；st6、st7狀態(tài)釋放數(shù)據(jù)總線；st8狀態(tài)控制第一個半字，即數(shù)據(jù)總線低16位和第二個半字，即數(shù)據(jù)總線高16位的切換；st9狀態(tài)完整的HPI寄存器訪問周期結(jié)束，并產(chǎn)生RAF(Registers?Access?Finished)信號反饋給中間層；

中間層產(chǎn)生RAS信號，控制底層狀態(tài)機的運轉(zhuǎn)，并接收底層狀態(tài)機反饋的CSL和RAF信號，實現(xiàn)基本的HPI接口訪問流程；

頂層功能如下：在進行HPI總線控制時，DSP內(nèi)部RAM中存放控制指令，DSP通過HINT中斷信號通知頂層，頂層將控制指令通過HPI總線讀入FPGA內(nèi)部的雙口RAM，并從雙口RAM取出指令進行譯碼，根據(jù)指令譯碼結(jié)果進行相應(yīng)的HPI總線訪問控制；反之，F(xiàn)PGA內(nèi)部采集電路將采集到的雷達脈沖數(shù)據(jù)存放到內(nèi)部FIFO內(nèi)，當(dāng)FIFO數(shù)據(jù)滿時，頂層通過DSPINT信號通知DSP，借助HPI總線將FIFO數(shù)據(jù)寫入SDRAM，DSP從SDRAM中取出雷達脈沖數(shù)據(jù)進行信號分選工作。