[發明專利]一種面向SoC芯片的晶圓級高溫老化測試調度方法

無效

• 申請號: 201110282433.7
• 申請日: 2011-09-21
• 公開（公告）號: CN103018646A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 崔小樂;李崇仁;程偉;陶玉娟
• 申請（專利權）人: 北京大學深圳研究生院;南通富士通微電子股份有限公司
• 主分類號: G01R31/26
• 分類號: G01R31/26
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路技術領域，尤其涉及集成電路的晶圓級老化測試方法。

背景技術

為了使芯片產品在交付用戶之前渡過其失效率“浴盆曲線”的早期失效階段，需要對芯片進行老化測試。WLTBI(Wafer?Level?Test?during?Burn?In)技術在晶圓表面上同時進行芯片的故障覆蓋測試(通常面向固定故障，Stuck-At?Faults)和老化測試，對于提高芯片生產良率、降低芯片成本具有明顯作用，國際半導體技術發展路線(ITRS：International?Technology?Roadmap?for?Semiconductors)已將其列為當今芯片測試技術中的重要發展方之一。采用WLTBI技術后的芯片封裝測試與傳統芯片封裝測試在流程上具有顯著區別，測試環節前移可大大減少不必要的后續封裝成本，及時反饋前段工藝過程中的系統性問題、簡化獲取多芯片封裝MCP：Multi?Chip?Package)或系統芯片封裝(SiP：System?in?Package)芯片所需的KGD(Known?Good?Die)過程，因此該技術近年來獲得了快速發展和應用。

WLTBI的實施需要用特定測試矢量激勵芯片完成一系列狀態轉換，可通過多種方式進行：(1)使用特定金屬層作為測試通路，完成測試任務后在后續工序中將該層金屬去除。該方法被稱為金屬犧牲層法(sacrificial?metal?method)，需要額外的工序支持，只有Intel等IDM(Integrated?Design?and?Manufacture)公司才能采用。(2)直接使用探針接觸被測芯片的pad，并施加測試激勵。其實施需成倍增加普通探針臺(Prober)設備中的探針數量，并加裝溫度控制系統方可實現。(3)基于BIST(Built-In-Self?Test)的方法，在芯片設計時內嵌BIST電路和DfT(Design?for?Test)結構，用于支持故障覆蓋和老化測試功能。純BIST方法的芯片實現代價高，靈活性不佳，標準化程度低。

一般的溫度老化測試存在一個潛在的假設，即測試過程中，被測電路(CUT：Circuit?Under?Test)所有面積上處處溫度相同。因此實施老化測試時主要手段為控制CUT的環境溫度，通常依靠老化爐實現。然而，在芯片實際工作時，片上各功能模塊并非同時做同等的動作，芯片內不同模塊之間的溫度分布并不均勻，甚至在同一個電路模塊內的各電路節點上溫度也不相同，因此實際情況與上述假設有所偏差。芯片的高溫老化故障通常是由于電路中局部熱量累積過快，溫度急速上升而導致“熱點”的產生。也就是說，芯片工作時的片內局部溫度才是芯片高溫失效的直接因素。因此對高溫老化測試而言，使電路中產生“熱點”比模擬環境溫度更有效。

基于硅知識產權(Silicon?IP：Silicon?Intellectual?Property)復用的系統芯片(SoC：System?on?Chip)，其所使用的IP可能來自于不同IP供應商，各IP硬核所能夠承受的實際工作溫度應力范圍可能并不相同。對SoC芯片施加環境溫度時，可能導致某些IP可靠性試驗不充分，而有些IP則承受著過量應力的情況。因此使SoC芯片中的不同電路模塊工作于不同的測試溫度，不但可使老化測試更合乎芯片實際工作情形，還有利于從溫度應力試驗角度進行芯片產品品質分級(Binning)。

發明內容

本發明針對晶圓或晶圓級封裝，提出一種面向SoC芯片的晶圓級高溫老化測試調度的方法，可達提高老化測試的精確性和減少測試成本的目的。

為解決上述技術問題，本發明利用測試模式下芯片所產生的高熱量對芯片進行加熱，以電路節點功耗為導向的，設計了靶向老化能力的測試調度方法。

該方法考慮資源沖突、測試程序中的優先條件設置、測試功耗限制等約束條件下，以測試期間的測試溫度可控性最大化以及測試時間最小化為優化目標，利用三維裝箱模型建模(模型如圖1所示)，對該測試矢量集進行合理測試調度。通過控制各測試矢量的施加時間，從而控制電路模塊或SoC芯片的測試溫度，并控制WLTBI測持續時間；通過安排測試數據在不同測試路徑上的發送時序，從而增強測試并行性，減少測試時間，其工作原理見圖2。