[發(fā)明專(zhuān)利]半導(dǎo)體器件

有效

• 申請(qǐng)?zhí)枺?/td>: 201110279493.3
• 申請(qǐng)日: 2011-09-20
• 公開(kāi)（公告）號(hào): CN102637661A
• 公開(kāi)（公告）日: 2012-08-15
• 發(fā)明（設(shè)計(jì)）人: 沈錫輔;尹錫徹
• 申請(qǐng)（專(zhuān)利權(quán)）人: 海力士半導(dǎo)體有限公司
• 主分類(lèi)號(hào): H01L23/488
• 分類(lèi)號(hào): H01L23/488;H03L7/08
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 郭放;許偉群

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2011年2月9日提交的韓國(guó)專(zhuān)利申請(qǐng)No.10-2011-0011484的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用合并在本文中。

技術(shù)領(lǐng)域

本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體設(shè)計(jì)技術(shù)，更具體而言涉及一種半導(dǎo)體器件的AC參數(shù)控制技術(shù)。

背景技術(shù)

在本說(shuō)明書(shū)中，將舉例說(shuō)明半導(dǎo)體存儲(chǔ)器件。

一般而言，諸如DRAM的半導(dǎo)體存儲(chǔ)器件通過(guò)層疊多個(gè)半導(dǎo)體芯片(或裸片)而被封裝，以在有限區(qū)域內(nèi)實(shí)現(xiàn)大的數(shù)據(jù)儲(chǔ)存容量。相比于封裝有單個(gè)半導(dǎo)體芯片的半導(dǎo)體存儲(chǔ)器件(單裸片封裝；SDP)而言，在層疊式封裝有多個(gè)半導(dǎo)體芯片的半導(dǎo)體存儲(chǔ)器件中，例如在具有兩個(gè)芯片的雙裸片封裝或具有四個(gè)芯片的四裸片封裝(QDP)中，針對(duì)各個(gè)層疊芯片的鍵合引線(xiàn)可能在長(zhǎng)度上不同。

圖1是示意性地說(shuō)明層疊式封裝有兩個(gè)半導(dǎo)體芯片的半導(dǎo)體存儲(chǔ)器件(DDP)的側(cè)視圖。

參見(jiàn)圖1，用于將封裝襯底與首先被層疊在封裝襯底上的半導(dǎo)體芯片相連接的鍵合引線(xiàn)W1可能比用于將封裝襯底和其次被層疊在封裝襯底之上的半導(dǎo)體芯片相連接的鍵合引線(xiàn)W2短。因此，當(dāng)為了相同的用途而從各個(gè)半導(dǎo)體芯片輸出信號(hào)時(shí)，會(huì)由于鍵合引線(xiàn)W1和W2的長(zhǎng)度上的不同而引起信號(hào)的定時(shí)差異。也就是說(shuō)，從首先被層疊的半導(dǎo)體芯片輸出的信號(hào)和從其次被層疊的半導(dǎo)體芯片輸出的信號(hào)因不同的位置條件而最終在不同的時(shí)刻被傳送到外部控制器。

例如，在使用延遲鎖定環(huán)(DLL)的半導(dǎo)體存儲(chǔ)器件中，數(shù)據(jù)選通信號(hào)經(jīng)由鍵合引線(xiàn)而從層疊的多個(gè)半導(dǎo)體芯片傳送出來(lái)，且最終經(jīng)由封裝襯底提供至外部控制器。這時(shí)，從層疊在底部的半導(dǎo)體芯片輸出的數(shù)據(jù)選通信號(hào)經(jīng)由相對(duì)較短的鍵合引線(xiàn)提供至外部控制器，而從層疊在頂部的半導(dǎo)體芯片輸出的數(shù)據(jù)選通信號(hào)經(jīng)由相對(duì)較長(zhǎng)的鍵合引線(xiàn)提供至外部控制器。由于從層疊的多個(gè)半導(dǎo)體芯片輸出的各個(gè)數(shù)據(jù)選通信號(hào)因鍵合引線(xiàn)長(zhǎng)度上的差異而被施加了不同的延遲值，因此各個(gè)數(shù)據(jù)選通信號(hào)在不同的時(shí)刻到達(dá)外部控制器。在針對(duì)半導(dǎo)體存儲(chǔ)器件的正確操作的規(guī)格中規(guī)定了表示外部時(shí)鐘信號(hào)與數(shù)據(jù)選通信號(hào)之間的歪斜(skew)的參數(shù)tDQSCK。就這一點(diǎn)而言，如果參數(shù)tDQSCK因?yàn)槿缟纤龅牟煌难舆t值而超出了限定的范圍，則半導(dǎo)體存儲(chǔ)器件可能在讀取操作中發(fā)生故障。

為了防止上述故障，可以對(duì)應(yīng)于位置條件來(lái)校正包括在各個(gè)半導(dǎo)體芯片中的DLL的延遲量。也就是說(shuō)，在現(xiàn)有技術(shù)中，基于包括在最下層半導(dǎo)體芯片中的DLL的延遲量來(lái)校正包括在其余層疊半導(dǎo)體芯片中的DLL的延遲量。為此，在除了最下層半導(dǎo)體芯片外的其余半導(dǎo)體芯片中設(shè)置校正電路。熔絲電路可以用作校正電路，且經(jīng)由熔絲切斷工序利用熔絲電路的輸出信號(hào)來(lái)校正DLL的延遲量。然而，在如上所述設(shè)置校正電路的情況中，由于要執(zhí)行諸如熔絲切斷工序的額外的工序，因此制造成本增加且增加了制造時(shí)間。另外，由于具有校正電路的半導(dǎo)體芯片(上方層疊的半導(dǎo)體芯片)和不具有校正電路的半導(dǎo)體芯片(最下層半導(dǎo)體芯片)是層疊式封裝的，因此要經(jīng)由不同的掩模圖案化工藝來(lái)制造各個(gè)芯片。因此，可能進(jìn)一步增加制造成本和制造時(shí)間。

發(fā)明內(nèi)容

本發(fā)明的一個(gè)實(shí)施例涉及一種半導(dǎo)體器件，其中，多個(gè)層疊半導(dǎo)體芯片的AC參數(shù)tDQSCK被控制在限定的范圍內(nèi)，且所有的所述多個(gè)層疊半導(dǎo)體芯片是經(jīng)由相同的掩模圖案化工藝制造的。

本發(fā)明的另一個(gè)實(shí)施例涉及一種能夠在有限的面積內(nèi)控制多個(gè)層疊半導(dǎo)體芯片的AC參數(shù)tDQSCK的半導(dǎo)體器件。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體器件包括：至少一個(gè)標(biāo)志焊盤(pán)，所述至少一個(gè)標(biāo)志焊盤(pán)被配置為提供關(guān)于半導(dǎo)體芯片的層疊順序的芯片層疊信息；以及內(nèi)部電路，所述內(nèi)部電路被配置為響應(yīng)于從標(biāo)志焊盤(pán)提供的芯片層疊信息中的至少一個(gè)來(lái)調(diào)整半導(dǎo)體器件的參數(shù)。

根據(jù)本發(fā)明另一個(gè)實(shí)施例，一種半導(dǎo)體器件包括：封裝襯底，所述封裝襯底具有設(shè)置在所述封裝襯底的第一表面上的多個(gè)外部連接端子，以及設(shè)置在所述封裝襯底的第二表面上且與所述外部連接端子中的相應(yīng)一個(gè)電連接的多個(gè)內(nèi)部連接端子；第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片層疊在所述封裝襯底的所述第二表面之上，且具有用于提供第一信息的第一標(biāo)志焊盤(pán)和用于響應(yīng)于從第一標(biāo)志焊盤(pán)提供的第一信息而將半導(dǎo)體器件的參數(shù)調(diào)整第一校正值的第一內(nèi)部電路；以及第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片被層疊在第一半導(dǎo)體芯片之上，且具有用于提供第二信息的第二標(biāo)志焊盤(pán)和用于響應(yīng)于從第二標(biāo)志焊盤(pán)提供的第二信息而將參數(shù)調(diào)整第二校正值的第二內(nèi)部電路。