[發(fā)明專利]低壓帶隙基準(zhǔn)電壓產(chǎn)生電路

無效

• 申請?zhí)枺?/td>: 201110278558.2
• 申請日: 2011-09-19
• 公開（公告）號: CN102385413A
• 公開（公告）日: 2012-03-21
• 發(fā)明（設(shè)計）人: 韋鋼
• 申請（專利權(quán)）人: 無錫中普微電子有限公司
• 主分類號: G05F3/30
• 分類號: G05F3/30
• 代理公司: 無錫互維知識產(chǎn)權(quán)代理有限公司 32236
• 代理人: 王愛偉

【技術(shù)領(lǐng)域】

本發(fā)明涉及集成電路領(lǐng)域，特別是涉及一種低壓帶隙基準(zhǔn)(Bandgap?Reference)電壓產(chǎn)生電路。

【背景技術(shù)】

帶隙基準(zhǔn)電路可以在溫度變化環(huán)境中提供穩(wěn)定的參考電壓，因此其廣泛應(yīng)用于電源調(diào)節(jié)器、A/D和D/A轉(zhuǎn)換器等電路中。傳統(tǒng)的帶隙基準(zhǔn)電路利用正溫度系數(shù)的電壓V_T對于負(fù)溫度系數(shù)的電壓V_BE進行補償，從而可以產(chǎn)生不隨溫度變化的直流輸出電壓，此電壓通常為1.2伏，其中電壓V_BE通常為雙極性晶體管(Bipolar?Transistor)的基極-射極電壓差。

上述帶隙基準(zhǔn)電路的輸出電壓通常在1.2V左右，其電源電壓一般需要大于1.2V，這就限制了所述帶隙基準(zhǔn)電路在低壓下的應(yīng)用。然而，由于IC設(shè)計目前以低功率和低電壓目標(biāo)為主流，許多IC電路需要在1.2伏左右或以下進行操作，在這些低壓的應(yīng)用中，需要低壓的帶隙基準(zhǔn)電路來提供基準(zhǔn)電壓。

此外，目前的帶隙基準(zhǔn)電路中一般都采用雙極性晶體管，這樣使得該帶隙基準(zhǔn)電路一般都只能采用Bi-CMOS(Bipolar?Complementary?Metal?Oxide?Semiconductor)工藝來實現(xiàn)，而不能采用標(biāo)準(zhǔn)CMOS工藝來實現(xiàn)。

因此，希望提出一種CMOS工藝的低電壓帶隙基準(zhǔn)產(chǎn)生電路。

【發(fā)明內(nèi)容】

因此，本發(fā)明的一個目的在于提供一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其可以由標(biāo)準(zhǔn)CMOS工藝實現(xiàn)。

為實現(xiàn)上述目的，本發(fā)明提供一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其包括第一二極管、第二二極管、第一電阻、第二電阻、第三電阻和第四電阻。第一二極管的陰極接第一參考電壓，其陽極經(jīng)由第一電阻與第一參考電壓連接；第二二極管的陰極接第一參考電壓，其陽極連接于第三電阻的一端，第三電阻的另一端經(jīng)由第二電阻與第一參考電壓連接；第四電阻的一端與第一參考電壓連接，利用與流經(jīng)第三電阻的電流和第二電阻的電流的混合電流成正比的電流流經(jīng)第四電阻，從而在第四電阻的另一端得到基準(zhǔn)電壓。其中第一二極管為一個基準(zhǔn)二極管，第二二極管包括多個并聯(lián)的基準(zhǔn)二極管。

進一步的，所述帶隙基準(zhǔn)電壓產(chǎn)生電路還包括有第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管以及運算放大器，各個PMOS晶體管的源極接第二參考電壓，柵極互相連接，第一PMOS晶體管的漏極接第一二極管的陽極，第二PMOS晶體管的漏極接第三電阻的與第二電阻連接的一端，第三PMOS晶體管的漏極與第四電阻相連，第三PMOS晶體管的漏極和第四電阻的中間節(jié)點的電壓為所述基準(zhǔn)電壓，所述運算放大器的負(fù)相輸入端接第一PMOS晶體管的漏極，正相輸入端接第二PMOS晶體管的漏極，其輸出端接第三PMOS晶體管的柵極。

更進一步的，第一PMOS晶體管、第二PMOS晶體管和第三PMOS晶體管構(gòu)成電流鏡，第三PMOS晶體管上流過的電流與第二PMOS晶體管上流過的電流成正比。

再進一步的，第一PMOS晶體管、第二PMOS晶體管和第三PMOS晶體管的寬長比之比為1∶1∶1。

更進一步的，所述帶隙基準(zhǔn)電壓產(chǎn)生電路還包括有啟動電路，所述啟動電路包括第四PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管以及第五電阻，第四PMOS晶體管的源極接第二參考電壓，其柵極與第一PMOS晶體管的柵極相連，第三NMOS晶體管的漏極與第四PMOS晶體管的漏極相連，其源極接第一參考電壓，其柵極與自身的漏極以及第二NMOS晶體管的柵極相連，第二NMOS晶體管的源極接第一參考電壓，其漏極經(jīng)由第五電阻與第二參考電壓相連，第一NMOS晶體管的源極接第一參考電壓，其漏極接第一PMOS晶體管的柵極，其柵極與第二NMOS晶體管的漏極相連。

進一步的，所述基準(zhǔn)電壓等于所述第一二極管的導(dǎo)通壓降。

進一步的，所述基準(zhǔn)電壓的范圍為0.5v至0.8v。

與現(xiàn)有技術(shù)相比，本發(fā)明中利用二極管代替原來的雙極型晶體管，從而使得其可以采用標(biāo)準(zhǔn)的CMOS工藝來實現(xiàn)。

【附圖說明】

為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹。其中：

圖1是本發(fā)明中的帶隙基準(zhǔn)電壓產(chǎn)生電路在一個實施例中的電路圖；

圖2是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路的基準(zhǔn)電壓-溫度特性曲線的仿真示意圖；和

圖3是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路的啟動時間曲線的仿真示意圖。

【具體實施方式】