[發明專利]半導體裝置

有效

• 申請號: 201110265405.4
• 申請日: 2011-09-08
• 公開（公告）號: CN102420242A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 小倉常雄
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/08
• 分類號: H01L29/08;H01L29/36;H01L29/739
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 黃劍鋒

本申請基于2010年9月24日提出申請的日本專利申請第2010-213221號并主張其優先權，這里引用其全部內容。

技術領域

本發明涉及半導體裝置。

背景技術

近年來，作為600V以上的耐壓的功率器件，廣泛地使用絕緣柵雙極型晶體管(Insulated?Gate?Bipolar?Transistor，IGBT)。IGBT設計為，使其在沿正向以穩定狀態通電電流的狀態下、電流飽和而不會閂鎖(latch?up)。但是，如果在關閉時發生電流集中，則有閂鎖而擊穿的情況。特別是，在為了縮小芯片的大小、實現小型化而使電流密度增大的情況下，要求避免關閉時的擊穿(破壞)現象。

發明內容

本發明的目的是提供一種能夠不損害其他特性而實現大電流化、低開啟電阻化的半導體裝置。

根據技術方案，半導體裝置具備第1主電極、第1半導體層、第1導電型基極層、第2導電型基極層、第1導電型的第2半導體層、柵極絕緣膜、柵極電極、和第2主電極。上述第1半導體層設在上述第1主電極上。第1導電型基極層設在上述第1半導體層上。上述第2導電型基極層設在上述第1導電型基極層上。上述第2半導體層設在上述第2導電型基極層上。上述柵極絕緣膜設在貫通上述第2導電型基極層而達到上述第1導電型基極層的溝槽的側壁上。上述柵極電極設在上述溝槽內的上述柵極絕緣膜的內側。上述第2主電極設在上述第2半導體層上，與上述第2半導體層電氣連接。上述第2半導體層的最大雜質濃度是上述第2導電型基極層的最大雜質濃度的10倍以內。

根據本發明的技術方案，能夠提供能夠實現大電流化、低開啟電阻化的半導體裝置。

附圖說明

圖1是第1實施方式的半導體裝置的示意剖視圖。

圖2是圖1的主要的部分的平面布局圖。

圖3是各實施方式的半導體裝置的雜質濃度、和最大電流通電狀態下的載流子密度的分布圖。

圖4是有關各實施方式的半導體裝置的雜質濃度、和最大電流通電狀態下的載流子密度的分布圖。

圖5是第1實施方式的變形例的半導體裝置的示意剖視圖。

圖6是第2實施方式的半導體裝置的示意立體圖。

圖7是第3實施方式的半導體裝置的示意剖視圖。

圖8是第4實施方式的半導體裝置的示意剖視圖。

圖9是第5實施方式的半導體裝置的示意剖視圖。

圖10是第6實施方式的半導體裝置的示意剖視圖。

圖11是圖10的主要的部分的平面布局圖。

圖12是圖10的A-A剖視圖。

圖13是第7實施方式的半導體裝置的示意剖視圖。

圖14是第8實施方式的半導體裝置的示意剖視圖。

圖15是普通(conventional)半導體裝置的示意剖視圖。

圖16是普通半導體裝置的雜質濃度、和最大電流通電狀態下的載流子密度的分布圖。

具體實施方式

圖15是普通溝槽型IGBT的剖視圖。

該IGBT具有由p⁺型集電極層11、n^-型基極層12、p型基極層13、n⁺型發射極層14構成的pnpn的四層構造，還具有在溝槽t內設有柵極絕緣膜17a和柵極電極18的溝槽構造、集電極電極21、發射極電極22。

多個溝槽t例如以條紋(strip)狀的平面圖案在橫向上排列形成。這里，“橫向”是相對于半導體層(或基板)的主面大致平行的方向。

各溝槽t從n⁺型發射極層14的表面貫通p型基極層13而達到n^-型基極層12。溝槽t將p型基極層13及n⁺型發射極層14的層疊構造在橫向上分離為多個。p型基極層13及n⁺型發射極層14鄰接于溝槽t的側壁。

在溝槽t的底部及側壁上設有絕緣膜17。在絕緣膜17上特別將設在溝槽t的側壁上的絕緣膜設為柵極絕緣膜17a。

在溝槽t內的絕緣膜17的內側設有柵極電極18。柵極電極18夾著柵極絕緣膜17a而對置于p型基極層13。柵極電極18的上端比p型基極層13和n⁺型發射極層14的邊界面稍稍位于n⁺型發射極層14側。柵極電極18的下端比p型基極層13和n^-型基極層12的邊界面位于n^-型基極層12側。