[發明專利]半導體器件及其制造方法

有效

• 申請號: 201110265211.4
• 申請日: 2011-09-08
• 公開（公告）號: CN103000664A
• 公開（公告）日: 2013-03-27
• 發明（設計）人: 朱慧瓏;駱志炯;尹海洲
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

技術領域

本發明涉及半導體器件領域，更具體地，涉及一種能夠減小鰭片底部漏電流的半導體器件及其制造方法。

背景技術

鰭式場效應晶體管(FinFET)由于對短溝道效應的良好控制而倍受關注。圖1中示出了示例FinFET的透視圖。如圖1所示，該FinFET包括：體Si襯底100；在體Si襯底100上形成的鰭片101；跨于鰭片101上的柵堆疊102，柵堆疊102例如包括柵介質層和柵電極層(未示出)；以及隔離層(如SiO₂)103。在該FinFET中，在柵電極的控制下，在鰭片101中具體地在鰭片101的三個側面(圖中左、右側面以及頂面)中產生導電溝道。也即，鰭片101位于柵電極之下的部分充當溝道區，源、漏區則分別位于溝道區兩側。

在圖1的示例中，FinFET形成于體半導體襯底上，但是FinFET也可以形成于其他形式的襯底如絕緣體上半導體(SOI)襯底上。另外，圖1所示的FinFET由于在鰭片101的三個側面上均能產生溝道，從而也稱作3柵FET。例如，通過在鰭片101的頂壁與柵堆疊102之間設置隔離層(例如氮化物等)來形成2柵FET，此時鰭片101的頂面沒有受到柵電極的控制從而不會產生溝道。

但是，如圖1中所示，鰭片的底部被SiO₂隔離層103所圍繞，從而柵電極無法對這一部分進行有效的控制。因而，即使在截止狀態下，通過鰭片底部也能夠在源、漏區之間形成電流路徑，從而導致漏電流。

因此，需要一種新穎的半導體器件及其制造方法，其能夠有效降低鰭片底部的漏電流。

發明內容

本發明的目的在于提供一種半導體器件及其制造方法。

根據本發明的一個方面，提供了一種半導體器件，包括：半導體層；對所述半導體層構圖形成的鰭片；以及跨于所述鰭片上的柵堆疊，其中，所述鰭片在底部包括摻雜的阻擋區。優選地，對于p型器件，阻擋區可以包括n型摻雜劑；對于n型器件，阻擋區可以包括p型摻雜劑。

在此，鰭片可以包括若干具有不同高度的鰭片。這種不同高度的鰭片例如可以通過對同一半導體層進行不同深度的刻蝕而獲得。為了精確控制刻蝕的深度，可以設置鰭片主體材料子層和刻蝕停止層的交替堆疊來構成半導體層。

根據本發明的另一方面，提供了一種制造半導體器件的方法，包括：提供半導體層；對所述半導體層進行構圖以形成鰭片；在所述鰭片的底部形成摻雜的阻擋區；以及橫跨所述鰭片形成柵堆疊。

優選地，在鰭片的底部形成摻雜的阻擋區的步驟可以包括：在鰭片的兩側，向半導體層中注入摻雜劑；以及進行退火，激活注入的摻雜劑，使得摻雜劑擴散到鰭片的底部。

根據本發明的實施例，通過在鰭片底部形成阻擋區，從而有效防止了源、漏區之間通過鰭片底部而形成的漏電流。此外，根據本發明的實施例，通過將用來構成鰭片的半導體層刻蝕不同的深度，可以形成具有不同高度的鰭片，從而提供具有不同寬度的溝道，并因此提供具有不同驅動能力的器件。

附圖說明

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1示出了根據現有技術的FinFET的示意透視圖；

圖2示出了根據本發明實施例的半導體器件的示意透視圖；

圖3(a)-3(h)示出了根據本發明實施例的制造半導體器件的流程中各階段得到的結構的示意剖面圖；

圖4示出了根據本發明另一實施例的半導體器件的示意剖面圖；

圖5示出了根據本發明另一實施例的半導體器件的示意透視圖；以及

圖6(a)-(j)示出了根據本發明另一實施例的制造半導體器件的流程中各階段得到的結構的示意剖面圖。

具體實施方式

以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而并非要限制本發明的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。

在附圖中示出了根據本發明實施例的半導體器件的各種結構圖及截面圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。