[發明專利]基于長短掃描鏈與JTAG接口的片上調試電路

無效

• 申請號: 201110263179.6
• 申請日: 2011-09-07
• 公開（公告）號: CN102591760A
• 公開（公告）日: 2012-07-18
• 發明（設計）人: 畢卓;匡旭暉;徐美華
• 申請（專利權）人: 上海大學
• 主分類號: G06F11/267
• 分類號: G06F11/267
• 代理公司: 上海上大專利事務所(普通合伙) 31205
• 代理人: 何文欣

1.一種基于長短掃描鏈與JTAG接口的片上調試電路，包括調試接口模塊（1）、調試異常控制模塊（2）、調試暫存模塊（3）和長短掃描鏈模塊（4），其特征在調試主機（5）連接調試接口模塊（1），調試接口模塊（1）的另一端連接長短掃描鏈模塊（4），長短掃描鏈模塊（4）分別連接微處理器核（6）和調試異?？刂颇K（2），調試異常控制模塊（2）接收長短掃描鏈模塊（4）發送而來的數據，設置數據斷點和指令斷點，觸發調試異常，然后將中斷信號發送給微處理器，進行調試；調試暫存模塊（3）與微處理器核（6）相連，用于保存當前的微處理器運行狀態。

2.根據權利要求1所述的基于長短掃描鏈與JTAG接口的片上調試電路，其特征在于所述的調試接口模塊（1）包括指令寄存器（7）、指令譯碼器（8）、數據寄存器組（9）、TAP控制器（10），多路選擇器1（11）和多路選擇器2（12），調試接口模塊（1）通過TDI,?TDO,?TMS,?TRST,?TCK五根線與調試主機（5）相連，調試接口模塊（1）的另一端與長短掃描鏈模塊（4）相連；所述的數據寄存器組（9）包括旁路寄存器（1’）、微處理器號寄存器（2’）、掃描鏈選擇寄存器（3’）、長掃描鏈寄存器（4’）和短掃描鏈寄存器（5’），這些數據寄存器連接TDI線，另一端連接到多路選擇器1（11）；所述的指令寄存器（7）分別與指令譯碼器（8），多路選擇器2（12）相連和TDI線相連，指令譯碼器（8）連接著多路選擇器1（11），多路選擇器2（12）分別與多路選擇器1（11）和指令寄存器（8）相連，多路選擇器2（12）的另一端與TDO線相連；TAP控制器（10）分別與TCK線、TMS線、TRST線、指令寄存器（7）、指令譯碼器（8）和多路選擇器2（12）相連。

3.根據權利要求1所述的基于長短掃描鏈與JTAG接口的片上調試電路，其特征在于所述的調試異常控制模塊（2）包括兩個比較器——數據比較器（13）和地址比較器（14）、多路選擇器3（15）、多路選擇器4（16）和一個地址譯碼器（17），調試異?？刂颇K（2）分別連接微處理器核與短掃描鏈模塊（4），多路選擇器4連接著微處理器核的數據信號線和地址信號線，另一端連接到數據比較器（13）；多路選擇器3（15）一端連接著微處理器核（6）的數據地址線和指令地址線，另一端連接到地址比較器（14）；所述的數據比較器（13）連接著多路選擇器4（16）的輸出和調試數據寄存器（19）；地址比較器（14）連接著多路選擇器3（13）的輸出和調試地址寄存器（18），用于產生微處理器中斷信號，該信號連接微處理器核（6）；所述的地址譯碼器（17）一端，連接短掃描鏈模塊（2），另一端與調試異常寄存器組（23）相連；所述的調試異常寄存器組（23）包括系統狀態控制寄存器（22）、調試狀態寄存器（21）、調試控制寄存器（20）、調試數據寄存器（19）和調試地址寄存器（18）；其中調試控制寄存器（20）連接多選擇器3（15）和多選擇器4（16）；調試數據寄存器（19）和調試地址寄存器（18）分別連接數據比較器（13）和地址比較器（14）。

4.根據權利要求1所述的基于長短掃描鏈與JTAG接口的片上調試電路，其特征在于所述的調試暫存模塊（3）包括3個32位寄存器（24、25、26），其都與微處理器核（6）相連，用于退出調試，恢復微處理器正常運行狀態，DPC寄存器（24）：用于保存處理微處理器內核的程序計數器的信息；DDATE寄存器（25）：用于保存微處理器核中通用寄存器的值；DEXC寄存器（26）：用于存放控制調試異常功能的信息。

5.根據權利要求1所述的基于長短掃描鏈與JTAG接口的片上調試電路，其特征在于所述的長短掃描鏈模塊（4）包括一個長掃描鏈模塊（27）和一個短掃描鏈模塊（28），所述長掃描鏈模塊（27）為68位移位寄存器，一端連接調試異?？刂颇K（2），另一端連接微處理器核（6），其中低64位為數據字段和指令字段，高4位為控制字段；所述短掃描鏈模塊（28）是一個37位的移位寄存器兩端分別與調試接口模塊（1）和調試異常控制模塊（2）連接，低32位為數據字段，高5位為地址字段。