[發明專利]提高隔離氧化物CMP均勻性的方法

有效

• 申請號: 201110257855.9
• 申請日: 2011-09-01
• 公開（公告）號: CN102969238A
• 公開（公告）日: 2013-03-13
• 發明（設計）人: 王桂磊;楊濤;李俊峰;趙超
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/3105
• 分類號: H01L21/3105;H01L21/762
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及一種半導體器件的制造方法，特別是涉及一種提高隔離氧化物化學機械平坦化(CMP)均勻性的方法。

背景技術

從0.25um技術節點引入淺溝槽隔離(STI)技術以來，使得器件高密度隔離成為可能。隨技術節點不斷縮小，為提高器件密度和隔離效果，淺溝槽本身的縱深比(aspect?ratio，簡稱AR)隨之不斷增加。高密度等離子體化學氣相沉積(HDP-CVD)是填充淺溝槽的主流技術。該技術通過邊淀積邊刻蝕的循環工藝，克服了溝槽頂部可能存在的封口難題，采用氧化硅完成對大AR溝槽結構的填充，其結合沉積和濺射完成工藝見附圖1所示，其中提供沉積能量為源功率(source?power)，濺射提供附加的偏置功率(bias)。通過控制反應壓力、淀積速率和濺射速率比等工藝參數來控制沉積和濺射的相對過程，使得對高縱深比(Aspect?Ratio，以下簡稱AR)的溝槽能夠做到沒有孔洞的填充。

隨淺溝槽AR的不斷增大，在HDP-CVD后，淺溝槽隔離區內與非淺溝槽隔離區(激活區)上方的氧化硅厚度落差變得越來越大。如附圖2所示，其中硅襯底1上依次形成有墊氧化層和氮化硅層2，蝕刻形成有多個AR較大的STI后采用HDP-CVD二氧化硅填充這些STI，沉積的氧化硅與墊氧化層的二氧化硅連接起來，形成氧化硅層3。由圖2可見，頂部的氧化硅層存在較大的厚度差，這為下一步淺溝槽隔離化學機械平坦化(STI?CMP)工藝對晶圓芯片內部均勻性的控制提出了很大挑戰。由于存在大的氧化硅厚度落差(圖2中氧化硅層3的頂部的高度差H1，例如為1000-)，在STI?CMP工藝中，這種厚度落差無法直接通過CMP工藝消除，并會一直遺傳到CMP工藝結束，造成淺溝槽內部分氧化硅磨掉，形成凹陷(dishing)缺陷(凹陷深度H2例如為100～)，造成器件電學性能下降，甚至良率的降低，見附圖3。

除了STI面臨該問題之外，其余的采用HDP填充高縱深比孔洞的工藝或產品，例如金屬沉積前介質層(PMD)、層間介質層(ILD)、金屬層間介質層(IMD)等等，均面臨了CMP處理時的凹陷缺陷問題。

總而言之，當前的HDP-CVD填充高AR的隔離氧化物結構時，較大的氧化硅厚度差使得CMP均勻性降低，造成器件缺陷。

發明內容

因此，本發明的目的在于提高隔離氧化物CMP均勻性以提高器件的可靠性。

本發明提供了一種提高隔離氧化物化學機械平坦化均勻性的方法，包括：在襯底上形成墊層，在墊層上以及襯底中形成隔離氧化物層；在隔離氧化物層上形成第一蓋層，第一蓋層的頂部高度差等于或大于隔離氧化物層的頂部高度差；在第一蓋層上形成第二蓋層，第二蓋層的頂部高度差小于第一蓋層的頂部高度差和/或隔離氧化物層的頂部高度差；依次對第二蓋層、第一蓋層以及隔離氧化物層進行CMP處理，直至暴露墊層。

其中，隔離氧化物層、第一蓋層、第二蓋層均采用HDPCVD方法形成。其中，通過控制沉積速率和濺射速率的比值R來控制頂部高度差。隔離氧化物層沉積速率和濺射速率的比值為R₀，第一蓋層沉積速率和濺射速率的比值為R₁，第二蓋層的沉積速率和濺射速率的比值為R₂，其中R₂≤R₀≤R₁。其中，R₁為R₀的1.0倍至1.5倍。其中，R₂為R₁的30％至80％。其中，R₂為R₀的50％至100％。

其中，隔離氧化物層頂部高度差為1000～第一蓋層頂部高度差為1000～第二蓋層頂部高度差為100～其中，HDPCVD反應爐中通入含硅的還原劑、氧化劑、以及等離子體原料氣，含硅的還原劑包括SiH₄、TEOS，氧化劑包括O₂、N_xO、O₃，等離子體原料氣包括He、Ar。

其中，形成第二蓋層之后，還包括對第二蓋層進行刻蝕。其中，刻蝕氣體包括NF₃、SF₆、碳氟基氣體以及O₂、O₃、N_xO。其中，刻蝕完成之后第二蓋層頂部高度差減少為50～

其中，形成多個第一蓋層和/或多個第二蓋層，和/或進行多次刻蝕。