[發明專利]一種數字延時鎖定環電路

有效

• 申請號: 201110252450.6
• 申請日: 2011-08-30
• 公開（公告）號: CN102957422A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 楊海鋼;陳柱佳
• 申請（專利權）人: 中國科學院電子學研究所
• 主分類號: H03L7/089
• 分類號: H03L7/089
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明涉及信號相位偏移技術領域，是現場可編程門陣列中DDR控制器DQS信號的一種快速鎖定數字延時鎖定環電路。

背景技術

現場可編程門陣列(FPGA)是一種大規模可編程器件，由可編程邏輯模塊(CLB)、連線資源、輸入輸出模塊(IOB)構成。其中輸入輸出模塊為DDR控制器提供專用的數據選擇脈沖信號(DQS)和數據信號(DQ)。在FPGA的DDR?SDRAM控制器中，DQS信號和DQ數據信號是由DDR?SDRAM存儲器芯片產生，并采用源同步的方式伴隨傳送的，需要采用延時鎖定環對DQS信號相移90度使其上升和下降沿落在DQ的中心以保證采樣的正確性。

圖1表示一典型的數字延時鎖定環電路框圖。圖1的延時鎖定環包括分頻器、一鑒相器、一計數器以及一延時鏈。延時鏈包括級聯連接的相同結構的四個延時單元。分頻器對外部輸入時鐘和反饋時鐘進行分頻，產生分頻信號送給鑒相器。鑒相器檢測反饋分頻時鐘和輸入分頻時鐘信號的相位差。如果反饋分頻時鐘的相位超前于輸入分頻時鐘，則產生上升信號UP，相反如果反饋分頻時鐘的相位滯后于輸入分頻時鐘，則產生下降信號DOWN。計數器根據UP和DOWN進行計數，并產生一個n位的控制字CON控制數字控制延時鏈的延時量。

數字控制延時鏈是延時鎖定環中的一個關鍵部件，它由不同的數字控制字來為數字控制延時鏈產生不同的延時量。數控延時鏈采用粗調節單元和精調節單元級聯的方法提高延時鏈的延時精度。粗調節單元由緩沖器鏈組成，由緩沖器的本征延時作為延時步長；精調節單元利用緩沖器的負載電容或者負載電阻的變化細微的延時步長。

由于傳統的延時鎖定環采用計數器和分頻器調整數字控制延時鏈的延時量，需要很長的周期數完成延時鎖定環的鎖定。同時，傳統延時鎖定環可能鎖定在數倍時鐘周期上，造成延時鎖定環的錯誤鎖定(False?Lock)。

發明內容

本發明的目的是提供一種快速鎖定數字延時鎖定環電路，為DDR控制器的DQS提供精確的90°相移信號，它具有快速鎖定和避免環路錯誤鎖定的特性，克服了現有技術的缺陷。

為了達到上述目的，本發明的技術解決方案是：

一種快速鎖定數字延時鎖定環電路，包括鑒相器、數字控制延時鏈、計數器；其還包括占空比調整電路、數字時間轉換器、復制延時單元；占空比調整電路輸入接參考時鐘，輸出分別與數字控制延時鏈、精調鑒相器、數字時間轉換器、移位計數器的輸入端電連接；精調鑒相器輸出接移位計數器的另一輸入端；數字時間轉換器輸出接編碼器輸入，編碼器、移位計數器的輸出分別接數字控制延時鏈、復制延時單元的另兩個輸入端，數字控制延時鏈、復制延時單元的另兩個輸入端間，相互連接，雙向通訊；數字控制延時鏈的輸出與精調鑒相器的另一輸入端電連接；復制延時單元輸入接脈沖信號，輸出相移后的脈沖信號；

其中，數字時間轉換器、編碼器，移位計數器組成數字延時鎖定環的控制邏輯，為數字控制延時鏈、復制延時單元提供數字控制碼。

所述的數字延時鎖定環電路，其所述數字控制延時鏈，包括至少四級相同的延時單元，每個延時單元均由相同的控制來控制，具有相同的延時量；每級延時單元內包括一粗調延時單元和一精調延時單元，粗調延時單元和精調延時單元串聯設置；編碼器、移位計數器的輸出分別接數字控制延時鏈的另兩個輸入端，是編碼器輸出接每級延時單元內的粗調延時單元輸入，移位計數器輸出接每級延時單元內的精調延時單元輸入。

所述的數字延時鎖定環電路，其所述數字控制延時鏈、復制延時單元的另兩個輸入端間，相互連接，雙向通訊，是復制延時單元的另兩個輸入端，分別與每級延時單元內的粗調延時單元輸入、精調延時單元輸入電連接，雙向通訊。

所述的數字延時鎖定環電路，其所述粗調延時單元，由多路選擇器級聯的方式實現，粗調延時單元的結構輸入端的負載不隨延時級數的變化而變化，同時因其結構的規律性，能根據不同的延時范圍要求選擇延時鏈的級數；精調延時單元為多個緩沖器的串聯，通過增加或減小緩沖器的驅動能力來改變延時單元的延時量。

所述的數字延時鎖定環電路，其所述數字時間轉換器，包括脈沖產生器、本征延時鏈、寄存器、TDC延時鏈及編碼器；