[發明專利]一種半導體結構及其制造方法

有效

• 申請號: 201110252276.5
• 申請日: 2011-08-30
• 公開（公告）號: CN102956700A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 尹海洲;朱慧瓏;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構及其制造方法。

背景技術

隨著MOSFET(金屬氧化物場效應晶體管)溝道長度不斷縮短，一系列在MOSFET長溝道模型中可以忽略的效應變得愈發顯著，甚至成為影響性能的主導因素，這種現象統稱為短溝道效應。短溝道效應導致器件的電學性能惡化，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。

目前，業界的主導思路是改進傳統的平面型器件技術，想辦法減小溝道區的厚度，消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個溝道區-這便是所謂的全耗盡型(Fully?Depleted：FD)器件，而傳統的平面型器件則屬于部分耗盡型(Partially?Depleted：PD)器件。

不過，要制造出全耗盡型器件，要求溝道處的硅層厚度極薄。傳統的制造工藝，特別是傳統基于體硅的制造工藝很難造出符合要求的結構或造價昂貴，即便對新興的SOI(絕緣體上硅)工藝而言，溝道硅層的厚度也很難控制在較薄的水平。圍繞如何實現全耗盡型器件的整體構思，研發的重心轉向立體型器件結構，即，轉向全耗盡型雙柵或三柵技術。

立體型器件結構(有的材料中也稱為垂直型器件)指的是器件的源漏區和柵極的橫截面并不位于同一平面內的技術，實質屬FinFET(鰭式場效應晶體管)結構。

轉向立體型器件結構之后，由于溝道區不再包含在體硅或SOI中，而是從這些結構中獨立出來，因此，采取蝕刻等方式可能制作出厚度極薄的全耗盡型溝道。

當前，已提出的立體型半導體器件如圖1所示，所述半導體器件包括，半導體基體020，所述半導體基體020位于絕緣層010上；源漏區030，所述源漏區030接于所述半導體基體020中相對的第一側面022；柵極040，所述柵極040位于所述半導體基體020中與所述第一側面022相鄰的第二側面024上(圖中未示出所述柵極040及所述半導體基體020間夾有的柵介質層和功函數金屬層)。其中，為減小源漏區電阻，所述源漏區030的邊緣部分可被擴展，即，所述源漏區030的寬度(沿xx’方向)大于所述半導體基體020的厚度。立體型半導體結構有望應用22nm技術節點及其以下，隨著器件尺寸進一步縮小，立體型半導體器件的短溝道效應也將成為影響器件性能的一大因素。

應變硅技術是提高MOS晶體管速度的有效途徑，它可以改善NMOS晶體管電子遷移率和PMOS晶體管空穴遷移率，并可降低MOS晶體管源/漏的串聯電阻，彌補溝道高摻雜引起庫倫作用更顯著，以及柵介質變薄引起有效電場強度提高和界面散射增強等因素帶來的遷移率退化。目前，應變硅技術已廣泛用于90nm及其以下的技術節點，成為延續摩爾定律的重要技術手段。

發明內容

為了解決上述問題，本發明提供了一種半導體結構及其形成方法，在立體半導體器件中引入應變硅技術，提高載流子遷移率，增強器件性能。

本發明提供的一種半導體結構，包括，半導體基體，所述半導體基體位于絕緣層上，所述絕緣層位于半導體襯底上；源漏區，所述源漏區接于所述半導體基體的相對的第一側面；柵極，所述柵極位于所述半導體基體的相對的第二側面上；絕緣塞，所述絕緣塞位于所述絕緣層上并嵌于所述半導體基體中；外延層，所述外延層夾在所述絕緣塞和所述半導體基體之間，對于NMOS器件，所述外延層為SiC；對于PMOS器件，所述外延層為SiGe。

本發明提供的一種半導體結構的形成方法，包括：在半導體襯底上形成絕緣層；在絕緣層上形成半導體基底；形成柵極，所述柵極位于所述半導體基底的相對的第二側面上；形成源漏區，所述源漏區接于所述半導體基底的相對的第一側面；去除所述半導體基底內部分材料，以在所述半導體基底內形成空腔，所述空腔暴露所述絕緣層；在所述空腔中選擇性外延SiGe或SiC，形成外延層；在空腔中形成絕緣塞。

與現有技術相比，采用本發明提供的技術方案具有如下優點：

通過在所述半導體結構中形成空腔，在空腔中選擇性外延形成應變外延層，調節溝道區的應力，提高載流子的遷移率，增強半導體器件的性能。