[發明專利]以非NVM區內的同時蝕刻來圖形化非易失性存儲器的柵極疊層

有效

• 申請號: 201110251644.4
• 申請日: 2011-08-30
• 公開（公告）號: CN102386142A
• 公開（公告）日: 2012-03-21
• 發明（設計）人: M·D·施羅夫
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/28
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

技術領域

本公開內容一般地涉及非易失性存儲器(NVM)，尤其涉及圖形化NVM的柵極疊層。?

背景技術

NVM位單元的柵極疊層通常包括兩個導電材料層，并且這些導電層之一還被用來形成邏輯電路或其它電路。本發明目的之一是不使用任何非必要的掩膜步驟；越少越好。另一個考慮是，蝕刻在其選擇性方面不同，并且尤其是對于柵極疊層，所希望的是其具有幾乎垂直的側壁。具有最好的選擇性的蝕刻劑可能并不是用于獲得垂直側壁的最好蝕刻劑。對于某些蝕刻，終點檢測是非常重要的。這能夠由于選擇性問題而產生，使得過蝕刻是限制選項。此外，過蝕刻能夠導致所不希望的聚合物被遺留下。?

因此，希望提供考慮了以上問題的NVM的柵極疊層的圖形化，以產生改進的圖形化。?

附圖說明

本發明以實例的方式示出并且不受附圖的限定，在附圖中相同的參考符號指示相似的元件。附圖中的元件僅出于簡明和清晰起見而示出，并不一定按比例畫出。?

圖1是包括非易失性存儲器(NVM)和其它電路的集成電路的頂視圖；?

圖2是圖1的集成電路的兩個不同部分在根據第一實施例的處理過程(processing)的某一階段的截面圖；?

圖3是圖2所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖4是圖3所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖5是圖4所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖6是圖5所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖7是圖6所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖8是圖7所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖9是與圖1的集成電路相似的集成電路的兩個不同部分在根據第二實施例的處理過程的某一階段的截面圖；?

圖10是圖9所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖11是圖10所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖12是圖11所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖13是圖12所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖14是圖13所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖15是器件結構在根據第三實施例的在圖10所示的處理過程之后的處理過程的某一階段的截面圖；?

圖16是圖15所示的器件結構在處理過程的隨后階段的截面圖；?

圖17是圖16所示的器件結構在處理過程的隨后階段的截面圖；?

圖18是圖17所示的器件結構在處理過程的隨后階段的截面圖；?

圖19是與圖1的集成電路相似的集成電路的兩個不同部分在根據第四實施例的處理過程的某一階段的截面圖；?

圖20是圖19所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖21是圖20所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖22是圖21所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖23是圖22所示的兩個不同部分在處理過程的隨后階段的截面圖；?

圖24是示出于對理解第五實施例有用的第三部分與圖19的器件結構相似的器件結構的截面圖；?

圖25是圖24的器件結構在根據第五實施例的處理過程的隨后階段的截面圖；?

圖26是圖25的器件結構在根據第五實施例的處理過程的隨后階段的截面圖；?

圖27是圖26的器件結構在根據第五實施例的處理過程的隨后階段的截面圖；?

圖28是圖27的器件結構在根據第五實施例的處理過程的隨后階段的截面圖；以及?

圖29是圖28的器件結構在根據第五實施例的處理過程的隨后階段的截面圖。?

具體實施方式