[發明專利]一種后柵極單晶體管動態隨機存儲器的制備方法

有效

• 申請號: 201110250287.X
• 申請日: 2011-08-29
• 公開（公告）號: CN102569091A
• 公開（公告）日: 2012-07-11
• 發明（設計）人: 黃曉櫓;顏丙勇;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8242
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及一種Capacitorless?DRAM制備方法，更確切的說，本發明涉及一種one?transistor?Capacitorless?DRAM制備方法。

背景技術

隨著半導體集成電路器件特征尺寸的不斷縮小，傳統1T/1C?DRAM單元為了獲得足夠的存儲電容量（一般要求30fF/cell），其電容制備工藝（stack?capacitor或者deep-trench?capacitor）將越來越復雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容DRAM（Capacitorless?DRAM）將在VLSI中高性能embedded?DRAM領域具有良好發展前景。其中?1T-DRAM（one?transistor?dynamic?random?access?memory）因其cell?size只有4F²而成為目前Capacitorless?DRAM的研究熱點。

?1T-DRAM一般為一個SOI浮體（floating?body）晶體管，當對其體區充電，即體區孔穴的積累來完成寫“1”，這時由于體區孔穴積累而造成襯底效應，導致晶體管的閾值電壓降低。當對其體區放電，即通過體漏PN結正偏將其體區積累的孔穴放掉來完成寫“0”?，這時襯底效應消失，閾值電壓恢復正常。開啟電流增大。而讀操作是讀取該晶體管開啟狀態時的源漏電流，由于“1”和“0”狀態的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“0”。

1T-DRAM的工作特性在以下論文中有詳細描述：Ohsawa,?T.;?et?al.?Memory?design?using?a?one-transistor?gain?cell?on?SOI,?Solid-State?Circuits,?IEEE?Journal,?Nov?2002,?Volume:?37?Issue:11?,?page:?1510?-?1522

根據寫“1”操作方法的不同，1T-DRAM可以分為兩類，一類采用晶體管工作于飽和區時通過碰撞電離（impact-ionization）在體區積累孔穴，一類采用GIDL效應在使體區積累孔穴。采用碰撞電離效應的1T-DRAM是目前1T-DRAM的研究熱點。但采用碰撞電離效應的1T-DRAM具有以下不穩定的因素：

1、當某cell在Hold狀態時，其WL為低電壓，這是由于柵漏overlap，容易受BL端的電擾（同一BL列其它cell的讀寫操作）而產生GIDL效應或者帶-帶隧道穿透（BTBT，Band-to-Band?Tunneling）效應，從而造成該cell的浮體區電荷轉換，尤其是Hold”0”時的GIDL效應或者BTBT效應會造成浮體區空穴積累，導致電荷轉換，造成保持時間（retention?time）變短。

2、當柵長變小，短溝道效應（SCE，Short?Channel?Effect）變得越來越嚴重，嚴重時將無法有效存儲電荷，造成DRAM失效。

為此，?Ki-Whan?Song等人在論文（55?nm?capacitor-less?1T?DRAM?cell?transistor?with?non-overlap?structure,?Electron?Devices?Meeting,?2008.?IEDM?2008.?IEEE?International,?15-17?Dec.?2008,?page:?1?–?4）中提出一種消除柵漏overlap以消除GIDL或者BTBT效應、增大電荷存儲空間的方法，即增大柵極側墻厚度、調整源漏注入條件和后續的thermal?budget，以達到柵源、柵漏無overlap的目的。

該方法以改變常規CMOS工藝為代價，會影響CMOS器件相關性能，并使后續Contact工藝難度增大。與常規CMOS工藝兼容性差。

發明內容

本發明公開了一種后柵極單晶體管動態隨機存儲器的制備方法，本發明的目的是提供一種常規CMOS工藝的柵源、柵漏underlap特性，以消除GIDL效應或者BTBT效應，達到抑制漏電、加快充電速率的目的，并解決了現有技術中工藝不具有可制造性的問題。

本發明的上述目的是通過以下技術方案實現的：