[發明專利]半導體集成器件形成方法

有效

• 申請號: 201110247674.8
• 申請日: 2011-08-26
• 公開（公告）號: CN102290376A
• 公開（公告）日: 2011-12-21
• 發明（設計）人: 顧靖
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術，特別涉及半導體集成器件形成方法。

背景技術

隨著半導體器件的特征尺寸(CD，Critical?Dimension)變得越來越小，半導體芯片的集成度越來越高，在單位面積上需要形成的單元數量和類型也越來越多，從而對半導體工藝的要求也越來越高。如何合理安排各種不同單元的位置、以及利用各單元制造的共同點來節約半導體工藝步驟和材料成為現在研究的熱點。

在半導體器件制造中，多晶硅是一種很常用的導電材料，通常可以用于制作MOS晶體管的柵電極、高阻值多晶硅電阻、閃存的浮柵、控制柵等。

公開號為CN101465161A的中國專利文獻公開了一種分柵式閃存，具體請參考圖1，包括：半導體襯底10，位于所述半導體襯底10表面間隔排列的兩個存儲位單元50，位于所述兩個存儲位單元50之間的溝槽，位于所述溝槽的側壁和底部表面的隧穿氧化層70，位于隧穿氧化層70表面且填充滿所述溝槽的多晶硅字線40，位于所述半導體襯底10表面的導電插塞20，所述導電插塞20位于所述存儲位單元50的兩側。其中，所述存儲位單元50包括位于所述半導體襯底10表面的第一層氧化硅層51，位于所述第一層氧化硅層51表面的第一多晶硅浮柵52，位于所述第一多晶硅浮柵52表面的第二層氧化硅層53，位于所述第二層氧化硅層53表面的第一多晶硅控制柵54，覆蓋所述第一層氧化硅層51、第一多晶硅浮柵52、第二層氧化硅層53、第一多晶硅控制柵54的氧化硅側墻55。

目前，所述分柵式閃存與多晶硅電阻是分開制造的，即先在指定區域內形成分柵式閃存后，再在所述分柵式閃存表面形成掩膜層，然后在其他區域形成多晶硅電阻。但由于制作所述分柵式閃存需要沉積一層多晶硅層以用來形成第一多晶硅控制柵，將其他區域的所述多晶硅層刻蝕掉后再形成另一層多晶硅層以制作多晶硅電阻，造成了材料的浪費和工藝步驟的增加，工藝集成度較低。

發明內容

本發明解決的問題是提供一種半導體集成器件形成方法，在形成所述分柵式閃存中的控制柵的多晶硅層的同時形成多晶硅電阻的多晶硅層，節省了工藝步驟和材料的消耗，提高了工藝集成度。

為解決上述問題，本發明實施例提供了一種半導體集成器件形成方法，包括：

提供半導體襯底，所述半導體襯底具有第一區域和與第一區域相對的第二區域，所述第一區域的半導體襯底表面形成有第一層氧化硅層，所述第一層氧化硅層表面形成有第一多晶硅層，所述第一多晶硅層表面形成有第二層氧化硅層，所述第二區域的半導體襯底表面形成有隔離層；

利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶硅層；

去除所述第一區域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，直至暴露出所述半導體襯底，形成第一溝槽，在所述第一溝槽內依次形成氧化硅側墻、隧穿氧化層、多晶硅字線，形成分柵式閃存；

去除所述第二區域的部分的第二多晶硅層，形成多晶硅電阻。

可選的，還包括：利用同一形成工藝形成覆蓋所述第二區域的第二多晶硅層表面的掩膜層和覆蓋所述第一區域的第二多晶硅層表面的犧牲氮化硅層。

可選的，所述犧牲氮化硅層和掩膜層的材料為氮化硅。

可選的，所述犧牲氮化硅層和掩膜層在同一刻蝕工藝中除去。

可選的，形成所述分柵式閃存的具體步驟包括：

所述犧牲氮化硅層內形成有開口，沿所述開口，分步對所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層進行第一刻蝕，直到暴露出所述半導體襯底，形成第一溝槽；

在所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層、犧牲氮化硅層側壁表面形成氧化硅側墻，在所述氧化硅側墻之間的第二溝槽的側壁和底部表面形成隧穿氧化層，利用多晶硅填充所述第二溝槽形成多晶硅字線；

對所述第一區域的犧牲氮化硅層、第一層氧化硅層、第一多晶硅層、第二層氧化硅層和第二多晶硅層進行第二刻蝕直至暴露出半導體襯底，形成分柵式閃存。

可選的，利用第二刻蝕工藝對所述第一區域的第二多晶硅層進行刻蝕的同時，刻蝕所述第二區域的第二多晶硅層。

可選的，形成所述多晶硅電阻的具體步驟包括：

去除位于第二區域的部分第二多晶硅層直至暴露出隔離層；

在所述第二多晶硅層表面形成鈍化層，所述鈍化層暴露出部分所述第二多晶硅層表面；

在所述鈍化層暴露出的所述第二多晶硅層表面形成金屬硅化物；