[發明專利]半導體裝置及其制造方法

無效

• 申請號: 201110242892.2
• 申請日: 2011-08-23
• 公開（公告）號: CN102386215A
• 公開（公告）日: 2012-03-21
• 發明（設計）人: 石井裕二;指宿勇二;田中秀樹;葛西憲太郎
• 申請（專利權）人: 索尼公司
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L29/786;H01L21/336
• 代理公司: 北京信慧永光知識產權代理有限責任公司 11290
• 代理人: 褚海英;武玉琴

相關申請的交叉引用

本申請包含與2010年9月3日向日本專利局提交的日本專利申請JP2010-197916中公開的相關主題并要求其優先權，將其全部內容通過引用并入此處。

技術領域

本發明涉及一種半導體裝置及其制造方法。

背景技術

根據相關技術的具備SOI(絕緣體上硅，silicon?on?insulator)結構的半導體裝置100構造為如圖10所示。半導體裝置100包括SOI基板，該SOI基板設置為在由硅(Si)制成的支撐基板101上隔著絕緣層(下文中稱作“BOX層”)102而形成有由單晶硅(稱作“SOI層”)103制成的半導體層。

SOI層103由元件隔離區109隔離，并且在如此隔離的SOI層103的每個部分中形成有源極區107和漏極區108。而且，在主體區104上方隔著柵極絕緣膜105而形成有柵極106，主體區104用作源極區和漏極區之間的溝道。

因為具有這種配置的半導體裝置100包括設置于SOI層103下面的BOX層102，故可抑制電流泄漏至基板，因此該裝置可在低電壓下運行。半導體裝置100的寄生電容小于諸如MOS晶體管等具有硅基板的半導體裝置的寄生電容。因此，所述裝置具有諸如非常適于高速運行的優異特性。

然而，半導體裝置100的主體區104未電連接于例如外部電源等任何部件，因此該主體區處于懸空狀態。結果，在主體區104中產生的空穴被累積而不是被釋放，并且發生浮體效應，使得半導體裝置100的運行不穩定。于是，產生了源極區107和漏極區108之間的耐壓下降等問題。

在此情況下，例如，JP-A-2002-334996(專利文獻1)公開了一種技術，如圖11所示，該技術將主體區104的電位固定在地電位。這種配置用于專利文獻1中公開的半導體裝置中，以便將主體區104中產生的空穴釋放。于是，抑制了源極區107和漏極區108之間的耐壓的下降。

發明內容

在專利文獻1中公開的其中將主體區104固定在地電位的半導體裝置的情況中，當該裝置使用交流電或者當將AC信號輸入至漏極區108時，會發生運行不穩定的問題。具體地，當將負電壓施加于漏極區108時，正向電流從主體區104流到漏極區108。因此，當專利文獻1中公開的半導體裝置使用交流電時，所述主體區必須處于懸空狀態，這導致了不能抑制漏極區108和源極區107之間的耐壓下降的問題。

本發明的實施方式提供了一種半導體裝置，該裝置包括：第一晶體管，其形成于半導體基板上；和第二晶體管，其隔著絕緣層而形成于半導體基板上方。第一晶體管包括：第一主體區，其形成于半導體基板的表面上；以及第一源極區和第一漏極區，它們形成為夾著第一主體區。第二晶體管包括：半導體層，其形成于絕緣層上；第二主體區，其形成于半導體層的一部分中；第二源極區和第二漏極區，它們形成為夾著半導體層中的第二主體區；柵極絕緣膜，其形成于半導體層的所述主體區上；以及柵極，其形成于柵極絕緣膜上。第二漏極區布置在第一主體區上。第二主體區布置在第一漏極區上。在絕緣層的位于第一漏極區和第二主體區之間的部分中形成有連接層。第二漏極區還用作第一晶體管的柵極。

在根據本發明的實施方式的半導體裝置中，第一源極區可接地，并且將預定電壓施加于第二漏極區以使第二晶體管導通，并且第二主體區經由作為溝道的第一主體區而接地。

本發明的另一實施方式提供了一種半導體裝置的制造方法，該方法包括：以雜質對半導體基板的表面區域進行摻雜，以形成第一源極區和第一漏極區；在半導體基板上形成絕緣層；在第一漏極區上去除絕緣層以形成連接槽；以金屬膜填充連接槽以形成連接層；在絕緣層上形成半導體層；在半導體層中，在連接層上方的區域的兩側形成第二源極區和第二漏極區；在連接層上方的半導體層上形成柵極絕緣膜；并且在柵極絕緣膜上形成柵極。在第一源極區和第一漏極區之間的區域上布置第二漏極區，以便形成第一晶體管和第二晶體管。第二晶體管的第二漏極區還用作第一晶體管的柵極。

在根據本發明的實施方式的半導體裝置中，在半導體裝置中形成有第一晶體管；在第一晶體管的溝道上布置有第二晶體管的第二漏極區；并且在絕緣層的位于第二主體區和第一漏極區之間的部分中形成有連接層。于是，可通過對第二漏極區施加電壓而操作第一晶體管，并且通過施加于第二漏極區的電壓的極性，可使所述主體區在開路和短路狀態之間切換。因此，即使在裝置使用交流電時，仍可在不增加該裝置的單元面積的情況下，抑制半導體裝置的耐壓的下降。

附圖說明

圖1為根據本發明的實施方式的半導體裝置的截面結構的示意圖；