[發(fā)明專利]除法器及其實(shí)現(xiàn)方法

無效

• 申請?zhí)枺?/td>: 201110219947.8
• 申請日: 2011-08-02
• 公開（公告）號: CN102314331A
• 公開（公告）日: 2012-01-11
• 發(fā)明（設(shè)計）人: 劉燚
• 申請（專利權(quán)）人: 深圳市國微電子股份有限公司
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 深圳市康弘知識產(chǎn)權(quán)代理有限公司 44247
• 代理人: 胡朝陽;孫潔敏

技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)字信號處理電路，尤其是涉及一種由微處理器或ASIC中實(shí)現(xiàn)能快速處理任意32位有符號或無符號的整數(shù)除法運(yùn)算的除法器及其實(shí)現(xiàn)方法。

背景技術(shù)

在數(shù)字處理的各種運(yùn)算當(dāng)中，除法是算法實(shí)現(xiàn)最復(fù)雜，硬件開銷最大的一種運(yùn)算，但對于高性能計算同時也是最具挖掘潛力的部分。

在數(shù)字信號處理中，經(jīng)常會涉及到除法運(yùn)算，如歸一化最小均方差的計算。?但是在現(xiàn)有的芯片中并沒有實(shí)現(xiàn)除法功能的芯片，在高級硬件描述語言中也沒有可綜合的除法語句，如新思(SYNOPSY)公司提供的設(shè)計軟件包。

傳統(tǒng)的除法算法每次迭代只產(chǎn)生1位商數(shù)字，比如MIPS?CPU計算32位除法時，便需要至少32個時鐘周期。

專利號為?95107302的中國專利“除法快速運(yùn)算方法與裝置”提供了一種無需硬件的二位元除法運(yùn)算方法與裝置，該方法與裝置采用二進(jìn)制的位移及加法的技巧以減化除法的運(yùn)算過程，但它是以微處理器為運(yùn)算平臺，由指令實(shí)現(xiàn)的除法運(yùn)算。

專利號為89106625的中國專利“冗余高速陣列除法器”采用了二級運(yùn)算構(gòu)成的冗余碼與二進(jìn)制混合使用的冗余碼加法單元組成除法陣列，并采用二選一的選擇器構(gòu)成將冗余碼的商直接轉(zhuǎn)換成二進(jìn)制形式的陣列轉(zhuǎn)換電路，其電路結(jié)構(gòu)較復(fù)雜。

專利號為5485414的美國專利“Divider?circuit?which?calculates?an?integral?quotient?of?an?integraldivisor”，其電路中包括有乘法運(yùn)算單元，電路結(jié)構(gòu)較復(fù)雜。在塞靈思(XILINX)公司的FPGA開發(fā)工具FOUNDATION中提供了實(shí)現(xiàn)除法的IP內(nèi)核，但只給出外部接口定義，未描述內(nèi)部結(jié)構(gòu)，在使用該IP內(nèi)核時會出現(xiàn)以下幾個缺點(diǎn)：1)由于該內(nèi)核以黑匣的形式給出，只有端口定義，內(nèi)部結(jié)構(gòu)不詳，因此不便移植，且只能用于XILINX公司的FPGA上；2)資源消耗大，如果實(shí)現(xiàn)一個32位除以16位的除法器，電路門數(shù)需要約26000門，用XILINX?公司的XCV50E，還不能放下兩個這樣的除法器；3)實(shí)現(xiàn)時間長，以32位除以?16位的除法器為例，完成一次運(yùn)算需要26個時鐘周期。

發(fā)明內(nèi)容

針對上述問題，本發(fā)明提出了一種在微處理器或ASIC中實(shí)現(xiàn)的除法器及其實(shí)現(xiàn)方法，以解決現(xiàn)有技術(shù)中除法器較難移植、實(shí)現(xiàn)較復(fù)雜、硬件資源占用大、運(yùn)算時間長的缺點(diǎn)。?

本發(fā)明采用如下技術(shù)方案實(shí)現(xiàn)：一種除法器，其包括：

用于存儲被除數(shù)的被除數(shù)寄存器；

用于存儲除數(shù)的除數(shù)寄存器；

用于存儲中間結(jié)果的中間結(jié)果寄存器；

數(shù)據(jù)預(yù)處理單元，用于在數(shù)據(jù)預(yù)處理時同時存儲1倍除數(shù)、2倍除數(shù)和3倍除數(shù)，且與被除數(shù)寄存器聯(lián)合左移，從被除數(shù)寄存器中被除數(shù)的最高位開始，以每周期2位的速率進(jìn)行左移，并把移出的兩位移入中間結(jié)果寄存器的最低2位；

比較器，通過將被除數(shù)與除數(shù)的符號進(jìn)行比較，決定接下來迭代求商過程的比較運(yùn)算是進(jìn)行加法還是減法，如果兩符號相同，則執(zhí)行減法操作，如果兩符號相異，則執(zhí)行加法操作；

三路并行加法器陣列，用于對移入中間結(jié)果寄存器中的2位被除數(shù)分別與數(shù)據(jù)預(yù)處理單元中的1倍除數(shù)、2倍除數(shù)和3倍除數(shù)分別進(jìn)行相加或相減的迭代運(yùn)算，分別產(chǎn)生3個2位商以及3個余數(shù)；

判定單元，用于判斷3個余數(shù)的符號是否與被除數(shù)的符號一致；

選擇單元，用于在判斷3個余數(shù)的符號與被除數(shù)的符號一致時，確定本次運(yùn)算周期的2位商和相應(yīng)的部分余數(shù)，將2位商被除數(shù)寄存器的最低2位，?把相應(yīng)的部分余數(shù)左移2位放入至中間結(jié)果寄存器中；

依次將被除數(shù)以每運(yùn)算周期2位的速率移入中間結(jié)果寄存器，直到被除數(shù)寄存器中被除數(shù)已全部移入中間結(jié)果寄存器，則由判定單元判斷被除數(shù)與除數(shù)的最高位是否相同，若是，則存放在被除數(shù)寄存器中的值為被除數(shù)/除數(shù)的商，否則，將被除數(shù)寄存器中的值按位取反后，最后加1等到補(bǔ)碼，該補(bǔ)碼為被除數(shù)/除數(shù)的商。

在一個優(yōu)選實(shí)施例中，數(shù)據(jù)預(yù)處理單元包括：

輸入端連接除數(shù)寄存器輸出端的移位器，用于通過移位產(chǎn)生2倍的除數(shù)；

兩個輸入端分別連接移位器輸出端和除數(shù)寄存器輸出端的加法器；

并聯(lián)的第一寄存器、第二寄存器和第三寄存器，用于分別存儲1倍除數(shù)B1、2倍除數(shù)B2和3倍除數(shù)B3；

3個并聯(lián)連接在比較器輸出端的反相器，用于復(fù)用比較器的結(jié)果，分別輸出C1、C2和C3。