[發明專利]具有硅通孔(TSV)的器件及其形成方法

有效

• 申請號: 201110218303.7
• 申請日: 2011-08-01
• 公開（公告）號: CN102420210A
• 公開（公告）日: 2012-04-18
• 發明（設計）人: 余振華;邱文智;廖鄂斌;吳倉聚
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及集成電路制造，更具體地，涉及硅通孔(TSV)制造。

背景技術

通過對高速、高密度、小尺寸和多功能電子器件的強烈需要而驅動了三維系統封裝(3D-SiP)技術。硅通孔(TSV)互連由于其較短的互連距離和較快的速度而作為3D集成的一種形式。為了解決對倒裝封裝技術的需求，具有TSV的硅(Si)內插器已經由于從芯片到襯底的短互連而作為提供高寫入密度互連、使管芯和內插器之間的熱膨脹(CTE)失配的系數最小化、以及提高電子性能的良好解決方法。在TSV工藝中涉及多個步驟，可以成功地解決封裝技術的限制，包括通孔形成、側壁絕緣、通孔填充、晶片減薄和/或晶片/管芯堆疊。TSV通過還用于確定TSV寄生電容的TSV側壁絕緣來與襯底和其他TSV連接電隔離。為了確保具有高擊穿電壓、無泄漏和無裂化(cracking)的預期絕緣性能，TSV側壁絕緣需要良好的覆蓋和均勻性、低應力、以及工藝兼容性。然而，傳統的硅上通孔蝕刻工藝、通孔側壁表現出由許多微凹面組成的扇貝狀，其可以根據工藝參數而改變尺寸。硅中的一系列蝕刻“扇貝(scallop)”引起了不平坦的層/電介質層以及導體填充通孔的空隙。側壁絕緣粗糙度是TSV工藝中的一項挑戰瓶頸。

發明內容

為解決上述問題，本發明提出了一種器件，包括：硅襯底；硅通孔(TSV)結構，穿透硅襯底；以及絕緣結構，形成在硅襯底和TSV結構之間，其中，在絕緣結構和硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及絕緣結構和TSV結構之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。

其中，絕緣結構包括與硅襯底相鄰的第一絕緣層以及與TSV結構相鄰的第二絕緣層。

其中，第二絕緣層的各向同性蝕刻率大于第一絕緣層的各向同性蝕刻率。

其中，第一絕緣層和第二絕緣層之間的第三界面具有大于10nm的峰谷高度的界面粗糙度。

其中，第一絕緣層是氧化物層，第二絕緣層是氧化物層。

其中，TSV結構包括銅層。

其中，TSV結構包括環繞銅層的擴散阻擋層。

該器件還包括：第一管芯，電連接至硅襯底的第一側。

該器件還包括：第二管芯，電連接至硅襯底的第二側，第二側與硅襯底的第一側相對。

此外，本發明還提出了一種方法，包括：形成開口，開口從硅襯底的頂表面延伸到硅襯底中預定深度；沿著開口的側壁和底部在硅襯底上形成絕緣結構；在絕緣結構上形成導電層，以填充開口；其中，在絕緣結構和硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及絕緣結構和導電層之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。

其中，形成絕緣結構包括：執行第一沉積工藝，以形成與硅襯底相鄰的第一絕緣層；以及執行第二沉積工藝，以形成與導電層相鄰的第二絕緣層；其中，第二沉積工藝不同于第一沉積工藝。

其中，第一沉積工藝為熱氧化工藝。

其中，第二沉積工藝包括次常壓化學汽相沉積(SACVD)工藝、等離子體增強型化學汽相沉積(PECVD)工藝和等離子體增強型原子層沉積(PEALD)工藝中的至少一種。

其中，第二絕緣層的各向同性蝕刻率大于第一絕緣層的各向同性蝕刻率。

其中，第一沉積工藝包括次常壓化學汽相沉積(SACVD)工藝、等離子體增強型化學汽相沉積(PECVD)工藝和等離子體增強型原子層沉積(PEALD)工藝中的至少一種。

其中，第二沉積工藝為熱氧化工藝。

其中，第一沉積工藝形成與硅襯底相鄰的第一氧化物層，以及第二沉積工藝形成與導電層相鄰的第二氧化物層。

其中，在絕緣結構上形成導電層的步驟是形成銅層。

其中，導電層包括在銅層下方的擴散阻擋層。

該方法還包括：形成電連接至在硅襯底中形成的導電層的集成電路管芯。

附圖說明

圖1是示出根據實施例的3D集成電路(3D-IC)器件的截面圖；

圖2A是根據實施例的形成在圖1所示第一襯底中的互連結構的截面圖；

圖2B是根據實施例的形成在圖1所示第一襯底中的互連結構的截面圖；

圖3是用于制造根據本公開各個方面的TSV結構的方法的流程圖；

圖4A至圖4E是根據圖2A的互連結構以及圖3的方法的實施例的處于各個制造階段的部分晶片的截面圖；以及

圖5A至圖5D是根據圖2B的互連結構以及圖3的方法的實施例的處于各個制造階段的部分晶片的截面圖。