[發明專利]時鐘數據恢復電路、接收裝置和通信系統

有效

• 申請號: 201110216906.3
• 申請日: 2011-07-29
• 公開（公告）號: CN102377426A
• 公開（公告）日: 2012-03-14
• 發明（設計）人: 田中智一;菊池秀和
• 申請（專利權）人: 索尼公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03L7/08;H03L7/089;H03L7/099
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 黃小臨

技術領域

本技術涉及可應用于例如接收數字信號的串行通信的CDR(Clock?Data?Recovery，時鐘數據恢復)電路、接收裝置以及通信系統。

背景技術

通常，在串行數據通信中，如圖1所示，數據DT以及時鐘CLK是通過數據線3和時鐘線4并行從發送器1發送到接收器2的。

數據DT和時鐘CLK在某一定時進入接收器2。接收器2在輸入時鐘的轉變(transition)定時鎖存輸入數據。

在這種情況下，雖然簡化了接收器2的電路配置，但是因為數據DT和時鐘CLK間在配線延遲上的差異(如果有的話)導致用于鎖存輸入數據的定時偏移(timing?shift)，所以高速數據通信應用困難。

為了克服該問題，稱為時鐘嵌入的機制通常用于高速串行數據通信。

參考圖2，示出了圖示時鐘嵌入發送機制的示意圖。

在時鐘嵌入發送機制中，僅僅數據信號被從發送器1A發送到接收器2A。因為不發送時鐘信號，所以不會發生數據和時鐘配線間的延遲差異的上述問題。

在接收器2A中，布置CDR(Clock?Data?Recovery，時鐘數據恢復)電路。CDR電路利用數據信號轉變的周期性從數據串(train)信號來恢復時鐘信號。接收器2A利用該恢復的時鐘鎖存輸入信號。

為了在執行時鐘恢復過程中參考數據轉變點來調整時鐘信號的頻率，CDR電路要求數據轉變率(data?transition?rate)比某一頻率高。如果數據轉變率太低，無法獲得用于時鐘提取的信息，由此不能進行穩定的時鐘提取。

因而，基于使用CDR電路的時鐘嵌入機制的串行信號發送必須使用某一方法以保證數據中的比特轉變率將不會變得太小。

參考圖3，示出了基于基準轉變的時鐘嵌入發送機制，用于維持比特轉變率的機制之一。

在日本專利號2863763中公開的技術中使用了該機制。

在該機制中，每特定比特數的信號數據中插入上升轉變，從而始終在固定間隔使得時鐘轉變進入接收器。

其中代替上升沿而在每個特定周期插入下降沿的機制也提供與上述實質相同的效果。

此外，還存在其中根據在基準轉變之前的比特的值插入上升沿或下降沿的機制。曼徹斯特編碼(參看US專利No.4100541)是該機制的一種。

參考圖4，示出了基于曼徹斯特編碼的傳輸信號的例子。

在圖4示出的例子中，可見總是每2比特發生一次比特轉變。在基于曼徹斯特編碼的接收器中，使用該轉變來簡化接收器的CDR電路的配置。

發明內容

以下描述CDR電路的具體示例性配置。

參考圖5，示出了用于利用圖3示出的基準轉變來執行數據信號的時鐘恢復的CDR電路的示例性配置。

參考圖6，示出了指示圖5示出的CDR電路的操作概括的時序圖。

在此例子中，基準轉變周期例如是4個比特。

圖5示出的CDR電路10具有相位比較器11、選擇器12、壓控振蕩器(voltage?control?oscillator，VCO)13、分頻器14和D型觸發器(DFF)15。

在CDR電路10中，如果輸入數據速率用fbps表示，則VCO?13以頻率f赫茲振動以生成提取時鐘(extracted?clock)ECK。

相位比較器11比較提取時鐘ECK和輸入數據ID的相位以輸出比較結果。僅當選擇器12接通時，相位比較器11以該結果更新VCO?13的頻率控制信號。

選擇器12由通過分頻器14劃分提取時鐘ECK以獲得1/4頻率而獲得的劃分的時鐘DECK控制，并且被配置來取出僅僅輸入數據的基準轉變和提取時鐘ECK間的比較結果。

總體上，該CDR電路10作為對輸入數據ID的基準轉變進行鎖定的PLL(鎖相環)電路而操作。

該PLL電路通過利用相位比較器11的輸出來改變VCO?13的工作頻率來操作，從而，如果輸入數據的頻率變化，總是發生某種延遲直到VCO?13的振蕩頻率追隨波動。

因此，如果在輸入數據信號加上高速抖動(數據頻率的波動)，圖5中示出的CDR電路10出現因為提取時鐘上的變化不能追隨該抖動而傾向于引起信號錯誤的問題。

參考圖7，示出了日本專利特開No.2009-232462(以下簡稱專利文獻1)中公開的利用基準轉變執行數據信號的時鐘恢復的CDR電路的示例性配置。

參考圖8，示出了指示圖7中示出的CDR電路的操作概括的時序圖。