[發(fā)明專利]一種高速時鐘域內(nèi)的NRZI解碼電路

有效

• 申請?zhí)枺?/td>: 201110213468.5
• 申請日: 2011-07-28
• 公開（公告）號: CN102904578B
• 公開（公告）日: 2017-03-15
• 發(fā)明（設計）人: 左耀華;居曉波
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: H03M5/14
• 分類號: H03M5/14
• 代理公司: 上海浦一知識產(chǎn)權代理有限公司31211
• 代理人: 丁紀鐵

技術領域

本發(fā)明涉及一種解碼電路，特別是涉及一種在高速時鐘域內(nèi)的NRZI解碼電路。

背景技術

隨著電子技術的發(fā)展，USB設備已經(jīng)大量應用于日常生活中。USB技術采用串行總線，數(shù)據(jù)逐位依次傳送。USB系統(tǒng)中數(shù)據(jù)傳輸采用反向非歸零(Non?Return?to?Zero?Invert，簡稱“NRZI”)編碼方式，這種編碼方式既能保證數(shù)據(jù)傳送的完整性，又不需獨立的時鐘信號和數(shù)據(jù)一起發(fā)送。當遇到0電平信號時NRZI編碼數(shù)據(jù)流發(fā)生跳變，而遇到1電平信號時保持不變。數(shù)據(jù)流中的跳變使解碼器可以與收到的數(shù)據(jù)保持同步，因而不必提供獨立的時鐘信號。

大多數(shù)情況下，NRZI編碼與位填充一起使用，因為一長串的連續(xù)1將會導致無電平跳變，從而引起接收器最終丟失同步信號，解決辦法是采用位填充技術。即在連續(xù)傳輸六個1的情況下填充一個0，使得NRZI編碼數(shù)據(jù)流中發(fā)生跳變，這就確保接收器至少可以在每七個的時間間隔內(nèi)從數(shù)據(jù)流中會檢測到一次跳變，從而使接收器和傳送的數(shù)據(jù)保持同步。UTMI(USB2.0?Transceiver?Macrocell?Interface)發(fā)送端負責在NRZI編碼前的數(shù)據(jù)流中插入一個0電平，即填充位操作；UTMI接收端須在NRZI解碼后的數(shù)據(jù)中，當出現(xiàn)六個連續(xù)1電平后，把其后的一個0電平給抽取出來丟棄，即位抽取操作。如果在接收到的數(shù)據(jù)中，六個連續(xù)的1后跟隨的不是0而是1，則產(chǎn)生錯誤，產(chǎn)生出錯信號。

傳統(tǒng)的NRZI解碼是在由CDR時鐘恢復模塊恢復出來的低速時鐘域內(nèi)進行NRZI解碼；為解決跨時鐘域的問題，通常在做NRZI解碼前，外部輸入的數(shù)據(jù)需要被低速時鐘同步兩次，傳統(tǒng)的NRZI解碼電路，所需的解碼時間較長，占用系統(tǒng)資源較大。

發(fā)明內(nèi)容

本發(fā)明要解決的技術問題是提供一種高速時鐘域內(nèi)的NRZI解碼電路，能縮短NRZI解碼所需的時間，節(jié)省系統(tǒng)資源。

本發(fā)明的高速時鐘域內(nèi)的NRZI解碼電路，包括：

一個比特結束定位模塊，其接收外部輸入的兩個時鐘，高速時鐘和低速時鐘，用來查找外部輸入數(shù)據(jù)在高速時鐘域內(nèi)的結束標示位；

五個寄存器，編號為第一寄存器至第五寄存器；

第一寄存器，接收外部輸入數(shù)據(jù)、高速時鐘和復位信號，對外部輸入數(shù)據(jù)進行高速時鐘域內(nèi)的第一級同步處理后輸出數(shù)據(jù)；

第二寄存器，接收第一寄存器的輸出數(shù)據(jù)、高速時鐘和復位信號，對第一寄存器的輸出數(shù)據(jù)做高速時鐘域內(nèi)的第二級同步處理后輸出數(shù)據(jù)給NRZI解碼模塊；

第三寄存器，接收比特結束定位模塊的輸出數(shù)據(jù)、高速時鐘和復位信號，對比特結束定位模塊的輸出數(shù)據(jù)做高速時鐘域內(nèi)的第一級同步處理后輸出數(shù)據(jù)；

第四寄存器，接收第三寄存器的輸出數(shù)據(jù)、高速時鐘和復位信號，對第三寄存器的輸出數(shù)據(jù)做高速時鐘域內(nèi)的第二級同步處理后輸出數(shù)據(jù)給NRZI解碼模塊；

第五寄存器，接收NRZI解碼模塊的輸出數(shù)據(jù)、高速時鐘和復位信號，對數(shù)據(jù)NRZI解碼模塊的輸出數(shù)據(jù)做高速時鐘域內(nèi)的同步處理后輸出結果；

一個NRZI解碼模塊，接收第二寄存器和第四寄存器的輸出數(shù)據(jù)，在第四寄存器的輸出數(shù)據(jù)的控制下，對第二寄存器的輸出數(shù)據(jù)進行NRZI解碼運算，運算完成后輸出結果給第五寄存器。

所述外部輸入數(shù)據(jù)是低速時鐘域內(nèi)的信號。

本發(fā)明通過一個比特結束定位模塊LOCATE_EOB查找出當前這一比特數(shù)據(jù)在高速時鐘內(nèi)的結束位置eob，經(jīng)兩級高速時鐘的寄存器同步后，產(chǎn)生eob_d2信號；外部輸入數(shù)據(jù)din經(jīng)兩級高速時鐘的寄存器同步后產(chǎn)生的din_d2在eob_d2的控制下，在NRZI解碼模塊NRZI_DEC內(nèi)做進行NRZI解碼運算，運算完成后，經(jīng)高速時鐘的寄存器同步后產(chǎn)生輸出結果。

本發(fā)明的NRZI解碼電路，只需在高速時鐘域內(nèi)做三次同步，而在傳統(tǒng)的設計方法中需在低速時鐘域內(nèi)做兩次同步，與傳統(tǒng)方法相比，本發(fā)明提供的電路能縮短NRZI解碼所需的時間，節(jié)省系統(tǒng)資源，尤其是低速與高速時鐘相差較大時，優(yōu)勢更加明顯。

附圖說明

圖1是本發(fā)明的NRZI解碼電路示意圖

附圖標記說明

din是外部輸入數(shù)據(jù)??????????clk_high是高速時鐘

clk_low是低速時鐘??????????resetn是復位信號

LOCATE_EOB是比特結束定位模塊

eob是比特結束定位模塊的輸出數(shù)據(jù)

eob_d1是第三寄存器的輸出數(shù)據(jù)

eob_d2是第四寄存器的輸出數(shù)據(jù)