[發明專利]一種高速時鐘域內的NRZI解碼電路有效
| 申請號： | 201110213468.5 | 申請日： | 2011-07-28 |
| 公開（公告）號： | CN102904578B | 公開（公告）日： | 2017-03-15 |
| 發明（設計）人： | 左耀華;居曉波 | 申請（專利權）人： | 上海華虹集成電路有限責任公司 |
| 主分類號： | H03M5/14 | 分類號： | H03M5/14 |
| 代理公司： | 上海浦一知識產權代理有限公司31211 | 代理人： | 丁紀鐵 |
| 地址： | 201203 上海市*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 高速 時鐘 域內 nrzi 解碼 電路 | ||
【權利要求書】：
1.一種高速時鐘域內的NRZI解碼電路，其特征是，包括：
一個比特結束定位模塊，其接收外部輸入的兩個時鐘，高速時鐘和低速時鐘，用來查找外部輸入數據在高速時鐘域內的結束標示位；
五個寄存器，編號為第一寄存器至第五寄存器；
第一寄存器，接收外部輸入數據、高速時鐘和復位信號，對外部輸入數據進行高速時鐘域內的第一級同步處理后輸出數據；
第二寄存器，接收第一寄存器的輸出數據、高速時鐘和復位信號，對第一寄存器的輸出數據做高速時鐘域內的第二級同步處理后輸出數據給NRZI解碼模塊；
第三寄存器，接收比特結束定位模塊的輸出數據、高速時鐘和復位信號，對比特結束定位模塊的輸出數據做高速時鐘域內的第一級同步處理后輸出數據；
第四寄存器，接收第三寄存器的輸出數據、高速時鐘和復位信號，對第三寄存器的輸出數據做高速時鐘域內的第二級同步處理后輸出數據給NRZI解碼模塊；
第五寄存器，接收NRZI解碼模塊的輸出數據、高速時鐘和復位信號，對數據NRZI解碼模塊的輸出數據做高速時鐘域內的同步處理后輸出結果；
一個NRZI解碼模塊，接收第二寄存器和第四寄存器的輸出數據，在第四寄存器的輸出數據的控制下，對第二寄存器的輸出數據進行NRZI解碼運算，運算完成后輸出結果給第五寄存器。
2.如權利要求1所述的解碼電路，其特征是：外部輸入數據是低速時鐘域內的信號。
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