[發(fā)明專利]半導(dǎo)體存儲器件及其制造方法

無效

• 申請?zhí)枺?/td>: 201110205288.2
• 申請日: 2011-07-21
• 公開（公告）號: CN102347334A
• 公開（公告）日: 2012-02-08
• 發(fā)明（設(shè)計）人: 尾崎徹;野口充宏;前川英明;間下浩充;田口尚文;小林和人;向井英史;新田博行
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/768;H01L21/8247
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 楊曉光;于靜

相關(guān)申請的交叉引用

本申請基于2010年7月21日提交的在先日本專利申請2010-164253并要求其權(quán)益，通過引用將其全部內(nèi)容并入在本文中。

技術(shù)領(lǐng)域

本文中記載的實施例涉及半導(dǎo)體存儲器件及其制造方法。

背景技術(shù)

隨著近年來NAND閃速存儲器變小并高度集成，提出了這樣的制造技術(shù)，其中使用所謂的側(cè)壁轉(zhuǎn)移工藝(sidewall?transfer?process)形成NAND閃速存儲器的各種互連，該側(cè)壁轉(zhuǎn)移工藝提供了比光刻(lithography)分辨率極限更小的互連寬度。

在下述工序中執(zhí)行側(cè)壁轉(zhuǎn)移工藝。首先，形成第一硬掩模，該硬掩模具有光刻分辨率極限的線和間隔(line-and-space)圖形。然后，通過諸如濕法蝕刻的工藝細化(纖細化)第一硬掩模，并且在經(jīng)細化的第一硬掩模上形成作為第二硬掩模的側(cè)壁膜。

然后，通過各向異性蝕刻去除第一硬掩模，并使作為第二硬掩模的剩余側(cè)壁膜作為掩模來蝕刻下伏的材料膜。由此形成具有小于光刻分辨率極限的線寬和線間距(pitch)的互連。

然而，即使使用側(cè)壁轉(zhuǎn)移工藝，一些互連也會被形成為具有等于或大于光刻分辨率極限的寬度，這包括選擇晶體管的選擇柵極互連和用于形成接觸的接觸邊緣(fringe)互連。通過與側(cè)壁轉(zhuǎn)移工藝不同的任何其他工藝來形成具有這樣的大寬度的互連。因而常規(guī)技術(shù)難以在不增加存儲器基元陣列(memory?cell?array)面積的情況下形成圖形。

發(fā)明內(nèi)容

本發(fā)明的實施例實現(xiàn)了能夠在不增加存儲器基元陣列面積的情況下形成圖形的半導(dǎo)體存儲器件及其制造方法。

下面將描述本發(fā)明的半導(dǎo)體存儲器件的實施例。半導(dǎo)體存儲器件包括存儲器基元陣列。所述存儲器基元陣列包括存儲器串以及選擇晶體管，所述存儲器串包括沿第一方向串聯(lián)連接的多個存儲器基元，所述選擇晶體管被連接到所述存儲器串的端部。多個字線被形成為沿垂直于所述第一方向的第二方向延伸并被共同連接到沿所述第二方向設(shè)置的所述存儲器基元。選擇柵極線被形成為沿所述第二方向延伸并被共同連接到沿所述第二方向設(shè)置的所述選擇晶體管。

所述字線各自具有沿所述第一方向的第一線寬并被設(shè)置為在其間具有第一距離。所述選擇柵極線包括：沿所述第一方向的第一互連部分，所述第一互連部分具有大于所述第一線寬的第二線寬；以及第二互連部分，其從所述第一互連部分的端部延伸，所述第二互連部分具有與所述第一線寬相同的第三線寬。作為與所述選擇柵極線鄰近的字線的第一字線被設(shè)置為具有距所述第二互連部分的第二距離，所述第二距離具有的值為所述第一距離的(4N+1)倍(N為大于等于1的整數(shù))。

本發(fā)明的實施例可以實現(xiàn)能夠在不增加存儲器基元陣列面積的情況下形成圖形的半導(dǎo)體存儲器件及其制造方法。

附圖說明

圖1示例了根據(jù)本發(fā)明的第一實施例的NAND閃速存儲器的存儲器基元陣列MS的示意性版圖(layout)；

圖2為沿圖1中的字線WL的I-I’截面視圖；

圖3為沿圖1中的位線BL的II-II’截面視圖；

圖4為示意性示例出側(cè)壁轉(zhuǎn)移工藝的工藝圖；

圖5示例了根據(jù)第一實施例的NAND閃速存儲器的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線(routed)互連區(qū)域的實例版圖；

圖6示例了用于制造圖5中示出的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的方法；

圖7A示例了用于制造圖5中示出的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的方法；

圖7B示例了用于制造圖5中示出的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的方法；

圖7C示例了用于制造圖5中示出的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的方法；

圖8示例了根據(jù)描述的第一實施例的NAND閃速存儲器的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的另一實例版圖；

圖9示例了根據(jù)本發(fā)明的第二實施例的半導(dǎo)體存儲器件的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的實例版圖；

圖10示例了用于制造圖9中示出的字線WL、虛設(shè)字線DWL、漏極選擇柵極線SGD以及源極選擇柵極線SGS的定線互連區(qū)域的方法；