[發明專利]通過逆處理的實時錯誤檢測

有效

• 申請號: 201110203150.9
• 申請日: 2011-07-20
• 公開（公告）號: CN102402465A
• 公開（公告）日: 2012-04-04
• 發明（設計）人: S.布魯爾頓;N.S.哈斯蒂
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: G06F11/00
• 分類號: G06F11/00
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 王岳;盧江

技術領域

本發明通常涉及處理器和微處理器并且更特別地涉及可以用于實時錯誤檢測的處理布置而且可應用于安全關鍵或者高度完整性系統中。

背景技術

高度完整性軟件已在各種廣泛應用中變得普遍。例如，許多汽車、銀行、宇航、國防、網上支付和其它應用具有如下關鍵路徑：這些路徑要求借助于冗余性、多樣性或者二者來核實安全操作。

確保關鍵路徑的安全操作的一般方式是計算兩個算法并且使用獨立比較器來比較結果的一致性或者可信性（plausibility）。一般地，這已經由兩種不同方法來實施。第一在限于一個有效（active）處理信道的系統上，可以利用時間分離來計算兩個（或者更多）不同（diverse）算法。然后交叉校驗這些結果的一致性或者可信性。第二在具有不止一個處理信道的系統上，可以同時計算相同算法（在一個處理信道（“芯”）上處理一個算法）并且比較結果的一致性。第二方法的共同子集是在兩個冗余處理信道上計算一個算法的方式，由此兩個處理信道在時間上分離（通常隔開數個時鐘周期）。這一子集方法合乎需要，因為它可以魯棒地抵御由于略微時間分離所致的硬和軟錯誤事件，比如由常見誘因事件（例如α粒子撞擊）而產生的擾動。希望是常見誘因事件將以計算的輸出不同于另一處理信道這樣的方式擾動一個處理信道。向這些信道的輸出由簡單比較器比較，如果必要，則該簡單比較器可以觸發錯誤事件。

在時間上分離的多個處理信道實施有若干弊端。延遲向校驗器芯中的輸入過程和從主芯的輸出要求保持大量的處理狀態，這花費硅區域和功率。此外，為維持時間分離而要求的延遲狀態的數目隨著實施的頻率增加而增加。再者，更多延遲狀態花費附加硅區域和功率。另外，必須保護由相應計算所使用的數據以免遭破壞。也必須示出用來校驗輸出的比較器獨立于處理信道的任何常見誘因失靈。比較的質量變得軟件相關，因為它依賴于一個處理信道的擾動不同于另一處理信道，但是最終取決于機器的實際處理狀態。

除了這些考慮之外，實施中的最關鍵問題也許是使兩個處理信道的實際執行盡可能最大限度不同以便減少常見誘因失靈。為了確保完整性，應用必須示出每個處理信道是獨立的，使得最小化常見誘因失靈并且使得一個信道中的失靈并不影響其它信道（一個或多個）。提供多樣性的努力除了別的之外還包括：使用硅區域的不同縱橫比（aspect?ration）、使用設計的旋轉宏、在物理上分離實例、以及以實際芯的不同處理速度為目標。然而，這些努力無一提供確保的完整覆蓋。

發明內容

公開了處理器、微處理器以及邏輯塊系統和方法、錯誤檢測系統和方法以及集成電路。在一個實施例中，一種基于邏輯的計算系統包括：第一處理芯；第二處理芯，根據第一處理芯來生成并且包括第一處理芯的反相邏輯等效物，使得第二處理芯的輸出是第一處理芯的輸出的互補；以及比較器邏輯，耦合成接收第一和第二處理芯的輸出作為輸入并且如果第二處理芯的輸出不是第一處理芯的輸出的互補則提供錯誤輸出。

在一個實施例中，一種集成電路包括：具有輸出的第一微處理器；第二微處理器，根據第一微處理器來創建并且包括第一微處理器的反相邏輯等效物，第二微處理器具有輸出；以及比較器電路，耦合到第一微處理器的輸出和第二微處理器的輸出并且配置成比較這些輸出而且如果第二微處理器芯的輸出不是第一微處理器芯的輸出的互補則提供錯誤輸出。

在一個實施例中，一種創建不同邏輯塊的方法包括：創建邏輯塊的高級語言描述；并且針對語言描述的第一實例，執行語言描述的第一邏輯合成并且執行不同微處理器生成腳本、執行第二邏輯合成和優化、生成邏輯門級網表（netlist）并且生成技術特定的布局。

在一個實施例中，一種在處理器中的實時錯誤檢測的方法包括：第一處理器執行指令；第二處理器執行指令；比較第一處理器和第二處理器的結果；并且如果第二處理器的結果不是第一處理器的互補則檢測到錯誤。

附圖說明

考慮到結合附圖的本發明各種實施例的以下具體描述，可以更完整地理解本發明，在所述附圖中：

圖1描繪了根據一個實施例的處理系統的概念框圖。

圖2A描繪了根據一個實施例的原始處理信道的框圖。

圖2B描繪了根據一個實施例的具有反相狀態輸入和反相狀態輸出的不同處理信道的框圖。

圖3A描繪了根據一個實施例的關于反相邏輯實施的不同處理信道的框圖。

圖3B描繪了根據一個實施例的圖2A的所得到實施的框圖。

圖4A描繪了根據一個實施例的關于時鐘輸入的原始處理信道的框圖。

圖4B描繪了根據一個實施例的具有反相時鐘輸入的不同處理信道的框圖。