[發(fā)明專(zhuān)利]通過(guò)逆處理的實(shí)時(shí)錯(cuò)誤檢測(cè)

有效

• 申請(qǐng)?zhí)枺?/td>: 201110203150.9
• 申請(qǐng)日: 2011-07-20
• 公開(kāi)（公告）號(hào): CN102402465A
• 公開(kāi)（公告）日: 2012-04-04
• 發(fā)明（設(shè)計(jì)）人: S.布魯爾頓;N.S.哈斯蒂
• 申請(qǐng)（專(zhuān)利權(quán)）人: 英飛凌科技股份有限公司
• 主分類(lèi)號(hào): G06F11/00
• 分類(lèi)號(hào): G06F11/00
• 代理公司: 中國(guó)專(zhuān)利代理(香港)有限公司 72001
• 代理人: 王岳;盧江

1.一種基于邏輯的計(jì)算系統(tǒng)，包括：

第一處理芯；

第二處理芯，根據(jù)所述第一處理芯來(lái)生成并且包括所述第一處理芯的反相邏輯等效物，使得所述第二處理芯的輸出是所述第一處理芯的輸出的互補(bǔ)；以及

比較器邏輯，耦合成接收第一和第二處理芯的所述輸出作為輸入并且如果所述第二處理芯的所述輸出不是所述第一處理芯的所述輸出的所述互補(bǔ)則提供錯(cuò)誤輸出。

2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中根據(jù)所述第一處理芯自動(dòng)生成所述第二處理芯。

3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中通過(guò)在邏輯合成所述第一處理芯的邏輯描述之前或者期間通過(guò)處理所述邏輯描述，根據(jù)所述第一處理芯生成所述第二處理芯。

4.根據(jù)權(quán)利要求3所述的系統(tǒng)，其中所述邏輯描述為VHDL或者Verilog。

5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第二處理芯的輸入為所述第一處理芯的輸入的雙反相。

6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第一處理芯和所述第二處理芯每個(gè)均包括狀態(tài)寄存器，并且其中所述第二處理芯的所述狀態(tài)寄存器的輸入、輸出和復(fù)位狀態(tài)相對(duì)于所述第一處理芯的所述狀態(tài)寄存器的輸入、輸出和復(fù)位狀態(tài)被反相。

7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第二處理芯的邏輯實(shí)施為所述第一處理芯的邏輯實(shí)施的逆。

8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第二處理芯的時(shí)鐘信號(hào)關(guān)于所述第一處理芯的時(shí)鐘信號(hào)被反相。

9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第二處理芯的輸出關(guān)于所述第一處理芯的輸出被反相。

10.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中第一和第二處理芯從由微處理器、協(xié)同處理器、外設(shè)、存儲(chǔ)器控制器、數(shù)字信號(hào)處理器、通信接口和圖形引擎組成的組中進(jìn)行選擇。

11.一種集成電路，包括：

具有輸出的第一微處理器；

第二微處理器，根據(jù)所述第一微處理器來(lái)創(chuàng)建并且包括所述第一微處理器的反相邏輯等效物，所述第二微處理器具有輸出；以及

比較器電路，耦合到所述第一微處理器的所述輸出和所述第二微處理器的所述輸出并且配置成比較所述輸出而且如果所述第二微處理器芯的所述輸出不是所述第一微處理器芯的所述輸出的互補(bǔ)則提供錯(cuò)誤輸出。

12.根據(jù)權(quán)利要求11所述的集成電路，包括在所述第二微處理器的輸入處的至少一個(gè)反相器。

13.根據(jù)權(quán)利要求12所述的集成電路，包括在所述第二微處理器的所述輸入處的兩個(gè)反相器。

14.根據(jù)權(quán)利要求11所述的集成電路，其中所述第一微處理器和所述第二微處理器每個(gè)均包括至少一個(gè)狀態(tài)寄存器，并且其中所述第二微處理器包括在所述至少一個(gè)狀態(tài)寄存器的輸入和輸出中的每一個(gè)處的反相器。

15.根據(jù)權(quán)利要求14所述的集成電路，其中所述第二微處理器的所述至少一個(gè)狀態(tài)寄存器的復(fù)位狀態(tài)關(guān)于所述第一微處理器的所述至少一個(gè)狀態(tài)寄存器的復(fù)位狀態(tài)被反相。

16.根據(jù)權(quán)利要求11所述的集成電路，其中所述第二微處理器的邏輯實(shí)施為所述第一微處理器的邏輯實(shí)施的逆。

17.根據(jù)權(quán)利要求11所述的集成電路，其中所述第二微處理器芯的時(shí)鐘信號(hào)線包括反相器。

18.根據(jù)權(quán)利要求11所述的集成電路，包括在所述第二微處理器的輸出處的反相器。

19.一種創(chuàng)建不同邏輯塊的方法，包括：

創(chuàng)建邏輯塊的高級(jí)語(yǔ)言描述；并且

針對(duì)所述語(yǔ)言模式的第一實(shí)例，

??????執(zhí)行所述語(yǔ)言描述的第一邏輯合成并且執(zhí)行不同微處理器生成腳本，

??????執(zhí)行第二邏輯合成和優(yōu)化，

??????生成邏輯門(mén)級(jí)網(wǎng)表，并且

??????生成技術(shù)特定的布局。