[發(fā)明專利]一種DRAM源同步的測(cè)試方法及其測(cè)試電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201110201791.0
• 申請(qǐng)日: 2011-07-19
• 公開（公告）號(hào): CN102332309A
• 公開（公告）日: 2012-01-25
• 發(fā)明（設(shè)計(jì)）人: 李進(jìn);郝福亨
• 申請(qǐng)（專利權(quán)）人: 山東華芯半導(dǎo)體有限公司
• 主分類號(hào): G11C29/56
• 分類號(hào): G11C29/56
• 代理公司: 西安智邦專利商標(biāo)代理有限公司 61211
• 代理人: 徐平

1.一種DRAM源同步的測(cè)試方法，包括以下步驟：

(1)將DRAM設(shè)置為測(cè)試模式，使讀路徑和寫路徑被同時(shí)激活；

(2)在讀路徑中，時(shí)鐘信號(hào)驅(qū)動(dòng)數(shù)據(jù)由FIFO輸出至DQ管腳，并驅(qū)動(dòng)DQS管腳發(fā)出選通信號(hào)；

(3)步驟(2)DQ管腳接收的數(shù)據(jù)和DQS管腳發(fā)出的選通信號(hào)直接轉(zhuǎn)回寫路徑；DQS信號(hào)選通DQ管腳將數(shù)據(jù)寫入；

(4)DQ管腳寫入的數(shù)據(jù)經(jīng)鎖存后與步驟(2)由FIFO輸出至DQ管腳的原數(shù)據(jù)進(jìn)行比較，判斷由該DQ管腳寫入的數(shù)據(jù)是否正確，即判斷出該DQ管腳是否合格，得到測(cè)試結(jié)果；

在上述步驟(2)讀路徑或步驟(3)寫路徑中對(duì)DQ管腳與DQS管腳之間進(jìn)行延時(shí)設(shè)置。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于：所述延時(shí)設(shè)置是對(duì)驅(qū)動(dòng)DQS管腳的時(shí)鐘信號(hào)設(shè)置時(shí)鐘延時(shí)，使DQS沿相對(duì)于DQ沿移動(dòng)；或者是對(duì)DQS管腳發(fā)出的選通信號(hào)設(shè)置時(shí)鐘延時(shí)，使DQ管腳延時(shí)接收DQS管腳發(fā)出的選通信號(hào)。

3.根據(jù)權(quán)利要求2所述的方法，其特征在于：

步驟(4)中將兩個(gè)數(shù)據(jù)進(jìn)行比較后，通過鎖存電路輸出狀態(tài)信息，即若兩個(gè)數(shù)據(jù)不同，則鎖存電路置位，表明該DQ管腳不合格。

4.根據(jù)權(quán)利要求3所述的方法，其特征在于：通過調(diào)節(jié)時(shí)鐘延時(shí)時(shí)間，多次掃描，進(jìn)而求得該DRAM芯片的DQS與DQ的時(shí)間參數(shù)。

5.設(shè)置于DRAM芯片內(nèi)部的源同步測(cè)試電路，其特征在于：包括對(duì)應(yīng)于每個(gè)DQ管腳單獨(dú)設(shè)置的FIFO、數(shù)據(jù)鎖存器、比較模塊和狀態(tài)信息鎖存器；該源同步測(cè)試電路的讀路徑和寫路徑同時(shí)處于激活狀態(tài)，讀路徑或?qū)懧窂缴显O(shè)置有可調(diào)延時(shí)單元；在讀路徑上，時(shí)鐘信號(hào)單元輸出端分別與DQ管腳驅(qū)動(dòng)端和DQS管腳連接，F(xiàn)IFO的輸出端與相應(yīng)的DQ管腳數(shù)據(jù)端連接；在寫路徑上，DQ管腳數(shù)據(jù)端和DQS管腳與相應(yīng)的數(shù)據(jù)鎖存器連接，數(shù)據(jù)鎖存器的輸出端和所述FIFO的輸出端連接至比較模塊，比較模塊輸出端連接至狀態(tài)信息鎖存器以輸出測(cè)試結(jié)果。

6.根據(jù)權(quán)利要求5所述的源同步測(cè)試電路，其特征在于：所述可調(diào)延時(shí)單元設(shè)置于時(shí)鐘信號(hào)輸出端與DQS管腳之間或者設(shè)置于DQS選通路徑上。

7.根據(jù)權(quán)利要求5所述的源同步測(cè)試電路，其特征在于：在每個(gè)DQ管腳或DQS管腳內(nèi)均單獨(dú)設(shè)置有可調(diào)延時(shí)單元。