[發明專利]優化多管芯微處理器中的頻率和性能的方法、設備和系統有效
| 申請號： | 201110189877.6 | 申請日： | 2008-11-17 |
| 公開（公告）號： | CN102243527A | 公開（公告）日： | 2011-11-16 |
| 發明（設計）人： | J·P·阿拉里;V·喬治;S·賈哈吉達;O·拉姆丹;O·J·內森;T·齊夫 | 申請（專利權）人： | 英特爾公司 |
| 主分類號： | G06F1/32 | 分類號： | G06F1/32 |
| 代理公司： | 中國專利代理(香港)有限公司 72001 | 代理人： | 葉曉勇;盧江 |
| 地址： | 美國加利*** | 國省代碼： | 美國;US |
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| 摘要： | |||
| 搜索關鍵詞： | 優化 管芯 微處理器 中的 頻率 性能 方法 設備 系統 | ||
【權利要求書】：
1.一種處理器，包括：
多個核，
耦合到所述多個核的加速模式邏輯，至少部分通過使所述多個核中至少之一的工作頻率在其中所述多個核中至少一個別的核空閑的時段期間增加來實現所述處理器的改進性能。
2.如權利要求1所述的處理器，其中，所述工作頻率高于所述多個核中所述至少一個別的核空閑時的保證頻率。
3.如權利要求1所述的處理器，其中，所述多個核中所述至少之一使用所述多個核中所述至少一個別的核的可用功率來增加所述多個核中所述至少之一的工作頻率。
4.如權利要求1所述的處理器，還包括耦合到所述多個核的多個鎖相環(PLL)，其中所述多個鎖相環中耦合到所述多個核中所述至少之一的那個鎖相環將增加所述多個核中所述至少之一的工作頻率。
5.如權利要求1所述的處理器，其中，所述多個核中的每個核分布在多個管芯中。
6.如權利要求5所述的處理器，其中，所述多個核在一個或多個接口上發送并接收它們的功率狀態。
7.如權利要求6所述的處理器，其中，所述一個或多個接口包括串行接口。
8.如權利要求7所述的處理器，其中，所述串行接口是雙線接口。
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