[發明專利]MOSFET及其制造方法

有效

• 申請號: 201110178387.6
• 申請日: 2011-06-29
• 公開（公告）號: CN102856201A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: 朱慧瓏;梁擎擎;尹海洲;駱志炯
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/78;H01L29/06;H01L29/423
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及一種MOSFET及其制造方法，更具體地，涉及一種具有背柵的MOSFET及其制造方法。

背景技術

集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。

Yan等人在″Scaling?the?Si?MOSFET：From?bulk?to?SOI?to?bulk″(IEEE?Trans.Elect.Dev.，Vol.39，p.1704，1992年7月)中提出，在SOIMOSFET中，通過在氧化物埋層的下方設置接地面(即接地的背柵)抑制短溝道效應。

然而，上述具有背柵的SOI?MOSFET在工作中必須接地或偏置于預定的電位，從而需要額外的芯片面積用于提供背柵的電接觸，例如用于形成額外的通道和布線。

因此，在MOSFET中，仍然期望在提供背柵的同時減小晶片占用面積(footprint)。

發明內容

本發明的目的是提供一種利用背柵抑制短溝道效應但未顯著增加芯片占用面積的MOSFET。

根據本發明的一方面，提供了一種MOSFET的制造方法，包括：提供SOI晶片，從下至上依次包括半導體襯底、第一絕緣埋層、第一半導體層、第二絕緣埋層和第二半導體層；在第一半導體層中形成背柵；在第二半導體層中形成源/漏區；在第二半導體層上形成柵極；以及提供源/漏區、柵極和背柵的電連接，其中，背柵僅位于源/漏區中的一個及溝道區下方，而沒有位于源/漏區中的另一個下方，并且提供電連接包括提供背柵和源/漏區中的所述一個的公共的導電通道。

根據本發明的另一方面，提供一種MOSFET，包括：半導體襯底；半導體襯底上的第一絕緣埋層；在第一絕緣埋層上的第一半導體層中形成的背柵；第一半導體層上的第二絕緣埋層；在第二絕緣埋層上的第二半導體層中形成的源/漏區；第二半導體層上的柵極；以及源/漏區、柵極和背柵的電連接，其中，背柵僅位于源/漏區中的一個及溝道區下方，而沒有位于源/漏區中的另一個下方，所述電連接包括背柵和源/漏區中的所述一個的公共的導電通道。

在本發明的MOSFET中，利用半導體層形成背柵，而絕緣埋層作為背柵的柵介質層。背柵位于源/漏區中的一個及溝道區下方，而沒有位于源/漏區中的另一個下方。

在向背柵施加控制電壓時，產生的電場穿過絕緣埋層作用在溝道上，通過電容耦合調節閾值電壓。由于非對稱的背柵，在整個溝道上背柵施加的電場是不均勻的，從而改善了抑制短溝道效應的效果。

通過選擇背柵中的摻雜劑類型，可以調節器件的閾值電壓。例如，為了抑制短溝道效應，可以選擇與MOSFET的導電類型相反的摻雜劑。

而且，利用公共的導電通道提供背柵和源區的電連接。因而，背柵沒有顯著增加MOSFET的芯片占用面積。

附圖說明

圖1至11示意性地示出了根據本發明的制造超薄MOSFET的方法的各個階段的截面圖。

圖12示意性地示出了根據本發明的超薄MOSFET的透視圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。

在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。除非在下文中特別指出，半導體器件中的各個部分可以由本領域的技術人員公知的材料構成。

在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括半導體襯底和在半導體襯底上已經形成的所有層或區域。

根據本發明的優選實施例，按照圖1至11的順序依次執行制造超薄MOSFET的以下步驟。